Plastic IC encapsulation utilizing lead on chip(LOC) die attach technique allows higher device density per unit package area, and faster current speed and easter leadframe design. Nevertheless, since the top surface of the chip is directly attached to the area of the leadframe with a double-sided adhesive tape in the LOC package, it tends to be easily damaged by the leadframe, leading to limitation in its utilization. In this work, it is detailed how the damage of the chip surface occurs, and it is influenced and improved by the LOC construct.

기존의 웨이퍼 박막속에 절연박막이 삽입된 SOI(Silicon On Insulator) 웨이퍼 구조와 관련한 반도체 기판 재료가 커다른 관심을 끌어 왔으나, SOI 평가기술은 아직까지 체계적으로 확립된 것이 없으며, DLTS(Deep Level Transient Spectroscopy) 등을 이용한 전기적 평가는 거의 이루어지지 않은 상태이다. 본 연구에서는 직접접합된 웨이퍼를 약 10um내외의 활성화층을 형성시킨 6인치 P-형 SOI 웨이퍼를 제작하여 DLTS로 측정, 평가를 하였고, DLTS 측정후 관찰될 수 있는 에어지 트랩(Energy Trap)과 후속 열처리에서의 트랩의 변화등을 관찰하여, 후속 열처리조건에 따른 접합된 SOI 웨이퍼 계면의 안정화된 조건을 확보하였다.

고집적 회로 제작에 사용되는 P-형 실리콘 웨이퍼 내부에 존재하는 금속불순물을 소수캐리어의 여기변화 등을 이용하는 정성적인 SPV 측정과 정량적인 DLTS 측정을 통해서 비교, 분석하였다. 반도체공정상 중요한 오염원이며, 분석이 쉬운 Fe을 주 오염원으로 하여 분석한 결과 SPV와 DLTS에 의한 Fe는 상호연관관계가 성립하며, p-형 실리콘 웨이퍼내의 Fe, FeB 거동을 20$0^{\circ}C$ quenching으로 관찰할 수 있었으며, 각각의 에너지준위는 0.45 및 0.11eV 임을 확인하였다.