• 한국전자파학회논문지
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• 제20권1호
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• pp.52-59
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• 2009

현대의 레이더는 큰 클러터 환경에서 동작하기 위해 넓은 동적 영역을 요구한다. ADC(Analog-to-Digital Converter)가 발생시키는 스퓨리어스(spurious) 신호는 넓은 동적 영역을 구현하는데 걸림돌이 되고 있다. 본 논문에서는 ADC의 비선형 특성에 따른 능동 위상 배열 레이더 수신기의 이득을 분석하였다. ADC SFDR(Spurious Free Dynamic Range)은 시스템이 요구하는 동적 영역을 한정하고, 제한된 영역내에서 ADC SNR(Signal-to-Noise Ratio) 손실을 고려하여 ADC 동적 영역을 설정하였다. 그리고 계산된 능동 위상 배열 레이더의 안테나단 출력 잡음 전압과 ADC 입력 잡음 전압을 비교하여 수신기의 이득을 구하였다. 끝으로 응용 예제를 통한 전체적인 내용을 살펴보았다.

• 전자공학회논문지
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• 제53권7호
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• pp.17-26
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• 2016

본 논문에서는 무선 통신 시스템 및 휴대용 비디오 처리 시스템과 같은 다양한 시스템 반도체 응용을 위한 12비트 60MS/s 0.18um CMOS Flash-SAR ADC를 제안한다. 제안하는 Flash-SAR ADC는 고속으로 동작하는 flash ADC의 장점을 이용하여 우선 상위 4비트를 결정한 후, 적은 전력 소모를 갖는 SAR ADC의 장점을 이용하여 하위 9비트를 결정함으로써 해상도가 증가함에 따라 동작 속도가 제한이 되는 전형적인 SAR ADC의 문제를 줄였다. 제안하는 ADC는 전형적인 Flash-SAR ADC에서 고속 동작 시 제한이 되는 입력 단 트랙-앤-홀드 회로를 사용하지 않는 대신 SAR ADC의 C-R DAC를 단일 샘플링-네트워크로 사용하여 입력 샘플링 부정합 문제를 제거하였다. 한편, flash ADC에는 인터폴레이션 기법을 적용하여 사용되는 프리앰프의 수를 절반 수준으로 줄이는 동시에 SAR 동작 시 flash ADC에서 불필요하게 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 또한 고속 동작을 위해 SAR 논리회로는 TSPC 기반의 D 플립플롭으로 구성하여 범용 D 플립플롭 대비 논리회로 게이트 지연시간을 55% 감소시킴과 동시에 사용되는 트랜지스터의 수를 절반 수준으로 줄였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 1.33LSB, 1.90LSB이며, 60MS/s 동작 속도에서 동적성능은 최대 58.27dB의 SNDR 및 69.29dB의 SFDR 성능을 보인다. 시제품 ADC의 칩 면적은 $0.54mm^2$이며, 1.8V 전원전압에서 5.4mW의 전력을 소모한다.

• 한국통신학회논문지
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• 제40권11호
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• pp.2131-2141
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• 2015

본 논문에서는 IBFD(in-band full duplex)시스템에서 ADC(analog to digital converter) 효과가 고려되었을 경우의 신호 특성을 분석하고 전체적인 시스템의 성능을 평가 및 분석한다. 우선, 본 논문에서는 IBFD 시스템의 일반적인 개념에 대하여 알아본다. 그 다음 ADC 효과가 고려될 경우 ADC에 인가되는 잔류 자기간섭 신호의 크기에 따른 ADC 전후의 수신 신호 특성의 변화에 대하여 분석한다. 여기에서 1차적으로 ADC의 양자화 단계 크기가 목표 신호보다 작은 조건을 계산을 통해 파악하고 분석한다. 최종적으로 ADC 효과가 고려된 IBFD 시스템을 설계하고 성능 평가를 수행하였다. 시뮬레이션의 결과로 ADC 입력에 인가된 자기간섭 신호의 크기에 따라 양자화 단계의 크기가 목표 신호의 크기보다 작도록 ADC의 비트를 결정하여야 목표 신호에서 정보를 추출할 수 있음을 확인하였다. 또한 좋은 성능을 유지하며 효율적인 통신을 하기 위해서는 양자화 단계 크기가 대략 목표 신호 크기의 1/3보다 작아야 하는 것을 확인하였다.

• 전자공학회논문지SC
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• 제46권1호
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• pp.76-81
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• 2009

본 논문에서는 새로운 방법의 채널 시간 공유 Subranging ADC를 제안한다. 기존 Subranging ADC의 경우, 상위 비교기 블록과 하위 비교기 블록이 각각 존재 하여 면적과 파워소비가 단점을 지니고 있다. 제안하는 Subrangin ADC는 기존 Subranging ADC와 비슷하나 가장 큰 특징은 하위 ADC의 비교기가 존재하지 않는다. 하위 ADC의 비교기가 존재하지 않는 대신에 Control Switch(CS)를 사용하여 상위 ADC의 비교기를 시간차이를 두고 공유하는 형식을 보여주고 있다. 제안하는 ADC는 하위단의 비교기 블록을 제거하고 상위단의 비교기 블록과 공유하므로 기존 Subranging ADC보다 컴페레이터 숫자를 반으로 줄이며 따라서 칩 전체 면적을 40% 가량 줄인다. 동작 특성을 확인하기 위하여 $0.18{\mu}m$ 1P6M Technology 이용하여 제안된 방법으로 8bit ADC를 설계하였다. 시뮬레이션 결과, 전원전압 1.8V에서 8bit 80MS/s 특성 그리고 10mW의 낮은 전력 소모의 특성을 나타내었다.

• Journal of Chest Surgery
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• 제37권12호
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• pp.967-977
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• 2004

배경: DNA 메칠화란 유전자의 Promoter에 있는 CpG dinucleotide의 cytosine기에 메칠기가 붙는 현상을 말한다. CpG dinucleotide에 과메틸화가 일어나면 일부 유전자의 발현이 감소되며, 그 반대로 CpG dinucleotide의 메칠화가 억제되면 유전자 발현이 증가된다. DNA 메칠화 억제제인 5-aza-2'- deoxycytidine (ADC)을 폐암세포에 처치했을 때 암항원 유전자의 발현 유무와 이를 위한 최적 조건을 조사하고, 아울러 MHC와 B7의 발현과 세포 성장에 미치는 영향을 조사하여 암치료 백신에 ADC를 임상적으로 이용할 수 있는 지를 연구하였다. 대상 및 방법: 4개의 사람 폐암세포주 (NCIH1703, NCIH522, MRC-5 및 A549)에 ADC를 1 uM 농도로 처치한 후 48시간 뒤에 MAGE family, GAGE, NY-ESO-1, PSMA, CEA 및 SCC항원 유전자에 대한 RT-PCR을 실시하였고, 폐암세포에서 암항원의 발현을 증가시키는 최적의 ADC처치 조건을 규명하기 위하여 ADC농도와 처치 시간을 다양하게 하여 암세포를 자극한 후 암항원 유전자 발현성을 분석하였다. 또한 ADC 처리가 폐암 세포주의 MHC와 B7 발현을 증가시키는 가를 알아보기 위해 1 uM 농도의 ADC를 72시간 처치한 후 FACS 분석을 실시하였고, ADC가 세포성장에 미치는 영향을 알아보기 위하여, ADC를 0.2, 1 및 5 uM 농도로 96시간 처치 후 세포수를 측정하여 상대성장지수를 조사하였다. 결과: 세포주에 따라 차이는 있으나 MAGE, GAGE, NY-ESO-1 및 PSMA의 발현이 유도되었으며, MAGE아형 중에는 MAGE-1, -2, -3, -4, -6으로 나타났다. 그러나 비암항원인 CEA발현은 변화가 없었으며 SCC항원 유전자의 발현은 오히려 ADC처치에 의해 감소되었다. ADC 처치 후 24∼48 시간이 지난 뒤부터 암항원 유전자의 발현이 증가하였으며 ADC처리에 의해 유도된 유전자의 발현성은 ABC처치 후 최소 14일까지 유지되었다. 또 ADC를 0.2, 1, 5 uN 농도로 첨가하여 48시간 배양한 후 암항원 유전자 발현성을 측정한 결과 세포주에 따라 다소 차이는 있으나 대개 0.2 uM농도에서도 유전자 발현이 유도되었으며 1, 5 uM농도에서 매우 강하게 유도되었다. ADC 처리가 페암세포주의 MHC와 B7 발현을 증가시키는가를 알아보기 위해 1 uM 농도의 ADC를 72시간 처치한 후 FACS 분석을 실시한 결과 4개의 페암세포주에서 MHC 및 B7분자의 발현은 유도되지 않았다. 또 ADC농도가 세포성장에 미치는 영향을 알아보기 위하여 ADC를 0.2, 1, 5 uM농도로 96시간 처치 후 세포수를 측정하여 상대성장지수를 알아본 결과 ADC 처치 농도가 증가함에 따라 세포의 성장은 매우 감소하였다. 결론: 폐암세포주에서 ADC처치는 MAGE, GAGE 및 NY-ESO-1과 같은 세포독성 T 림프구 반응을 유도할 수 있는 암항원의 발현을 증가시킬 수 있으며, ADC의 세포독성과 항원 발현 유발시간을 분석할 때 1 uM 농도에서 48시간 처치한 후 ADC가 없는 배지에서 수일간 배양하는 것이 가장 효과적이라고 생각된다. 그러나, ADC를 처치하여도 MHC 및 B7의 발현의 변화는 없었으므로 ADC를 처치한 폐암세포를 암백신으로 사용하기 위해서는 MHC나 B7 및 cytokine의 발현을 증가시키는 추가적인 처치가 필요하다고 생각된다.

• Journal of Semiconductor Engineering
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• 제2권1호
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• pp.99-108
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• 2021

Successive Approximation Register (SAR) Analog-to-Digital Converters (ADC) seem to become the hottest ADC architecture during the past decade in implementing energy-efficient high performance ADCs. In this overview, we will review what kind of circuit techniques and architectural advances have contributed to place the SAR ADC architecture at its current position, beginning from a single SAR ADC and moving to various hybrid architectures. At the end of this overview, a recently reported compact and high-speed SAR-Flash ADC is introduced as one design example of SAR-based hybrid ADC architecture.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.83-92
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• 2004

본 논문에서는 새로운 interpolation-2 방식의 비교기 구조를 제안하여 칩 면적과 전력 소모를 줄이며 오류정정 회로를 내장하는 6-비트 70㎒ ADC를 설계하였다. Interpolation 비교기를 적용하지 않은 flash ADC의 경우 2n개의 저항과 2n -1개의 비교기가 사용되며 이는 저항의 수와 비교기의 수에 비례하여 많은 전력과 큰 면적을 필요로 하고 있다. 또한, interpolation-4 비교기를 적용한 flash ADC는 면적은 작으나 단조도, SNR, INL, DNL 특성이 떨어진다는 단점이 있었다. 본 논문에서 설계한 interpolation-2 방식의 ADC는 저항, 비교기, 앰프, 래치, 오류정정 회로, 온도계코드 디텍터와 인코더로 구성되며, 32개의 저항과 31개의 비교기를 사용하였다. 제안된 회로는 0.18㎛ CMOS 공정으로 제작되어 3.3V에서 40mW의 전력소모로 interpolation 비교기를 적용하지 않은 flash ADC에 비해 50% 개선되었으며, 칩 면적도 20% 감소되었다. 또한 노이즈에 강한 오류정정 회로가 사용되어 interpolation-4 비교기를 적용한 flash ADC 에 비해 SNR이 75% 개선된 결과를 얻었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.606-608
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• 2006

This paper describes a 8bit 10MS/s low power pipelined analog-to-digital converter(ADC). To reduce power consumption in proposed ADC, a high gain op-amp that consumes large power in MDAC(multiplying DAC) of conventional pipelined ADC is replaced with simple comparator and current sources. Moreover, differential charge transfer amplifier technique with latch in the sub-ADC reduces the power consumption to less than half compared with the conventional sub-ADC which use high speed comparator. The proposed ADC shows the power consumption of 1.8mW at supply voltage of 1.8V. This proposed ADC is suitable to apply to the portable display device. The circuit was implemented with 0.18um CMOS technology and the core size of circuit is 2.5mm${\times}$1mm.

• 한국전자통신학회논문지
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• 제6권4호
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• pp.545-552
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• 2011

본 논문에서는 일반적인 플레쉬 ADC에서 저항열을 이용하여 기준전압을 생성한 것과는 달리, 부유게이트를 이용하여 기준전압을 생성한다. 제안된 플레쉬 ADC를 포함하는 파이프라인 ADC에서 행위모델 시뮬레이션을 수행했을 때 생성된 상기 플레쉬 ADC를 포함하는 파이프라인 ADC의 SNR은 약 77 dB, 해상도는 12 bit이고, 90 % 이상이 ${\pm}0.5$ LSB 이내의 INL을 보여주고 있으며, INL과 마찬가지로 90 % 이상이 ${\pm}0.5$ LSB 이내의 DNL 결과를 보였다.

• 전기전자학회논문지
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• 제22권2호
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• pp.514-517
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• 2018

센서 시스템의 아날로그-디지털 변환기(ADC: analog-to-digital converter)에서는 높은 해상도, 낮은 전력 소모, 높은 신호 대역폭이 요구된다. 시그마-델타 ADC는 높은 차수 구조와 높은 오버샘플링 비를 통해 고해상도를 얻을 수 있으나 전력 소모가 높고 신호 대역폭이 낮다. 연속 근사 레지스터(SAR: successive-approximation-register) ADC의 경우 저전력 동작이 가능하나 공정상 부정합으로 인해 해상도에 한계가 있다. 본 논문에서는 이러한 단점들을 극복하기 위한 ADC 구조 개선에 대해 살펴본다.