• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.715-717
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• 2010

본 연구에서는 MicroTec4.0을 이용하여 더블게이트 MOSFET의 문턱전압이하특성을 채널도핑농도의 변화에 따라 분석하였다. DGMOSFET는 구조상 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행중에 있다. 이에 DGMOSFET에서 단채널효과로서 잘 알여진 문턱전압이하 스윙 및 문턱전압 등을 반도체소자 시뮬레이이터인 MicroTec을 이용하여 분석하고자 한다. 나노소자인 DGMOSFET의 구조적 특성도 함께 고찰하기 위하여 채널의 두께, 길이, 폭 등 크기요소에 따라 분석하였다. 본 논문에서 사용한 MicroTec 프로그램은 여러 논문에서 수치해석학적 값과 비교하여 그 타당성이 입증되었으므로 이 모델을 이용하여 DGMOSFET의 문턱전압이하특성을 분석하였다.

• 한국정보통신학회논문지
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• 제16권7호
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• pp.1463-1469
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• 2012

본 연구에서는 문턱전압이하 영역에서 이중게이트 MOSFET에서 스켈링 이론이 단채널효과에 미치는 영향을 관찰하였다. 기존 MOSFET의 경우 출력특성을 일정하게 유지하기 위하여 스켈링 이론을 적용하여 전류 및 스위칭 주파수를 해석하였다. 이중게이트 MOSFET에서 단채널효과에 대한 스켈링 이론의 적용 결과를 분석하기 위하여 문턱전압, 드레인유기장벽감소 및 문턱전압이하 스윙 등을 스켈링 인자에 따라 관찰하였다. 이를 위하여 이미 검증된 포아송방정식의 해석학적 전위분포를 이용하였다. 분석결과 단채널효과 중 문턱전압이 스켈링 인자에 가장 큰 영향을 받는다는 것을 관찰하였다. 특히 채널길이에 스켈링 이론을 적용할 때 가중치를 이용한 변형된 스켈링 이론을 적용함으로써 이중게이트 MOSFET에 가장 타당한 스켈링 이론에 대하여 설명하였다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.869-875
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• 2017

본 연구에서는 TCAD 시뮬레이션을 이용하여 4가지 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistors; TFETs) 구조에 따른 특성을 조사하였다. 단일게이트 TFET(SG-TFET), 이중게이트 TFET(DG-TFET), L-shaped TFET(L-TFET), Pocket-TFET(P-TFET)의 4가지 TFET를 유전율과 채널 길이를 변화함에 따라서 드레인 전류-게이트전압 특성을 시뮬레이션해서 문턱전압이하 스윙(Subthreshold Swing; SS)과 구동 전류(On-current)면에서 비교하였다. 고유전율을 가지며 라인 터널링을 이용하는 L-TFET 구조와 P-TFET 구조가 포인트 터널링을 이용하는 SG-TFET와 DG-TFET보다 구동전류면에서 10배 이상 증가하였고, SS면에서 20 mV/dec이상 감소하였다. 특히, 고유전율을 가진 P-TFET의 주 전류 메카니즘이 포인트 터널링에서 라인터널링으로 변화하는 험프현상이 사라지면서 SS가 매우 향상되는 것을 보였다. 4가지 TFET 구조의 분석을 통해 포인트터널링을 줄이고 라인터널링을 강조하는 새로운 TFET 구조의 가이드 라인을 제시한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.329-329
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• 2012

Mobile 기기로 둘러싸여있는 현대의 환경에서 Flash memory에 대한 중요성은 날로 더해가고 있다. Flash memory의 가격 경쟁력 강화와 사용되는 기기의 소형화를 위해 flash memory의 비례축소가 중요한 문제로 부각되고 있다. 그러나 다결정 실리콘을 플로팅 게이트로 이용하는planar flash memory 소자의 경우 비례 축소 시 short channel effect 와 leakage current, subthreshold swing의 증가로 인한 성능저하와 같은 문제들로 인해 한계에 다다르고 있다. 이를 해결하기 위해 CTF 메모리 소자, nanowire FET, FinFET과 같은 새로운 구조를 가지는 메모리소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 22 nm 게이트 크기의 FinFET 구조를 가지는 플래시 메모리소자에서 fin의 두께와 높이의 변화에 따른 메모리 소자의 전기적 특성을 3-dimensional 구조에서 technology computer aided design ( TCAD ) tool을 이용하여 시뮬레이션 하였다. 본 연구에서는 3D FinFET 구조를 가진 플래시 메모리에 대한 시뮬레이션 하였다. FinFET 구조에서 채널영역은 planar 구조와 다르게 표면층이 multi-orientation을 가지므로 본 계산에서는 multi-orientation Lombardi mobility model을 이용하여 계산하였다. 계산에 사용된 FinFET flash memory 구조는 substrate의 도핑농도는 $1{\times}10^{18}$로 하였으며 source, drain, gate의 도핑농도는 $1{\times}10^{20}$으로 설정하여 계산하였다. Fin 높이는 28 nm로 고정한 상태에서 fin의 두께는 12 nm부터 28nm까지 6단계로 나누어서 각 구조에 대한 프로그램 특성과 전기적 특성을 관찰 하였다. 계산결과 FinFET 구조의 fin 두께가 두꺼워 질수록 채널형성이 늦어져 threshold voltage 값이 커지게 되고 subthreshold swing 값 또한 증가하여 전기적 특성이 나빠짐을 확인하였다. 각 구조에서의 전기장과 전기적 위치에너지의 분포가 fin의 두께에 따라 달라지므로써 이로 인해 프로그램 특성과 전기적 특성이 변화함을 확인하였다.

• Transactions on Electrical and Electronic Materials
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• 제17권6호
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• pp.329-334
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• 2016

In this work, the temperature dependence of electrical parameters of nanoscale SOI (silicon-on-insulator) TG (triple gate) n-FinFET (n-channel Fin field effect transistor) was investigated. Numerical device simulator $ATLAS^{TM}$ was used to construct, examine, and simulate the structure in three dimensions with different models. The drain current, transconductance, threshold voltage, subthreshold swing, leakage current, drain induced barrier lowering, and on/off current ratio were studied in various biasing configurations. The temperature dependence of the main electrical parameters of a SOI TG n-FinFET was analyzed and discussed. Increased temperature led to degraded performance of some basic parameters such as subthreshold swing, transconductance, on-current, and leakage current. These results might be useful for further development of devises to strongly down-scale the manufacturing process.

• 대한전자공학회논문지SD
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• 제41권4호
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• pp.9-14
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• 2004

매몰 산화층 밑의 실리콘 기판에 자기정렬 방법으로 ground plane 전극을 만든 SOI MOSFET의 단채널 현상과 Punchthrough 특성을 측정·분석하였다. 채널 길이가 $0.2{\mu}m$ 이하의 소자에서는 GP-SOI 소자가 FD-SOI 소자보다 채널 길이에 따른 문턱전압 저하 및 subthreshold swing이 작고 DIBL 현상이 크게 개선됨을 알 수 있었다. 기판전압에 따른 문턱전압 특성으로부터 GP-SOI 소자의 body factor가 FD-SOI 소자보다 큰 것을 알 수 있었다. 그리고 punchthrough 전압 특성으로부터 GP-SOI 소자의 punchthrough 전압이 FD-SOI 소자보다 큰 것을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.1-7
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• 2010

Fin 폭이 다른 accumulation-mode Pi-gate p-채널 MOSFET의 고온특성을 측정 분석하였다. 사용된 소자는 Fin 높이는 10nm 이며 폭은 30nm, 40nm, 50nm 의 3종류이다. 온도에 따라서 드레인 전류, 문턱전압, subthreshold swing, 유효이동도 및 누설 전류 특성을 측정하였다. 온도가 증가할수록 드레인 전류는 상온에서 보다 약간 증가하는 현상이 나타났다. 온도에 따른 문턱전압의 변화는 inversion-mode 소자 보다 작은 것으로 측정되었다. 유효이동도는 온도가 증가할수록 감소하였으나 Fin 폭이 감소할수록 이동도는 큰 것을 알 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 C
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• pp.1443-1445
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• 1996

Hydrogen passivation enhances the electrical characteristics of poly-Si TFT(Thin Film Transistor). However, the weak Si-H bonds, generated during hydrogenation, degrade the stability of the device. So, we carried out the passivation treatment with $NH_3$ or $N_2$. We compared the effect of $NH_3$ or $N_2$ passivation treatments with that of hydrogenation in terms of stability. Through the $NH_3$ passivation treatment, we obtained the most improved subthreshold swing of 1.2V/decade from the initial subthreshold swing of 1.56V/decade. When electrical stress was given, the $NH_3$ passivated devices showed best electrical stability.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.145-145
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• 2010

반도체 소자의 크기가 수십 나노미터 영역으로 줄어들면서, 메모리 소자 또한 미세화를 위해 새로운 기술을 요구하고 있다. 1T DRAM은 하나의 트랜지스터와 하나의 캐패시터 구조를 가진 기존의 DRAM과 달리, 캐패시터 영역을 없애고 하나의 트랜지스터만으로 동작하기 때문에 복잡한 공정과정을 줄일 수 있으며 소자집적화에도 용이하다. 또한 SOI (Silicon-On-Insulator) 기판을 사용함으로써 단채널효과와 누설전류를 감소시키고, 소비전력이 적다는 이점을 가지고 있다. 1T DRAM은 floating body effect에 의해 상부실리콘의 중성영역에 축적된 정공을 이용하여 정보를 저장하게 된다. floating body effect를 발생시키기 위해 본 연구에서는 SOI 기판을 사용한 MOSFET을 사용하였는데, SOI 기판은 불순물 도핑농도에 따라 상부실리콘의 공핍층 두께가 결정된다. 실제로 불순물을 $10^{15}cm^{-3}$ 정도 도핑을 하게 되면 완전공핍된 SOI 구조가 된다. 이는 subthreshold swing값이 작고 저전압, 저전력용 회로에 적합한 특성을 보이기 때문에 부분공핍된 SOI 구조보다 우수한 특성을 가진다. 하지만, 상부실리콘의 중성영역이 완전히 공핍되어 정공이 축적될 공간이 존재하지 않게 된다. 이를 해결하기 위해 기판에 전압을 인가 후 kink effect를 확인하여, 메모리 소자로서의 구동 가능성을 알아보았다. 본 연구에서는 상부실리콘의 두께가 감소함에 따라 1T DRAM의 메모리 특성변화를 관찰하고자, TMAH (Tetramethy Ammonuim Hydroxide) 용액을 이용한 습식식각을 통해 상부실리콘의 두께가 각기 다른 소자를 제작하였다. 제작된 소자는 66 mv/dec의 우수한 subthreshold swing 값을 나타내며 빠른 스위칭 특성을 보였다. 또한 kink effect가 발생하는 최적의 조건을 찾고, 상부실리콘의 두께가 메모리 소자의 쓰기/소거 동작의 경향성에 미치는 영향을 평가하였다.

• 센서학회지
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• 제31권1호
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• pp.41-44
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• 2022

In this study, we have fabricated and characterized vertical double-gate (DG) InGaAs tunnel field-effect-transistors (TFETs) with Al₂O₃/HfO₂ = 1/5 nm bi-layer gate dielectric by employing a top-down approach. The device exhibited excellent characteristics including a minimum subthreshold swing of 60 mV/decade, a maximum transconductance of 141 µS/㎛, and an on/off current ratio of over 10³ at 20℃. Although the TFETs were fabricated using a dry etch-based top-down approach, the values of DIBL and hysteresis were as low as 40 mV/V and below 10 mV, respectively. By evaluating the effects of constant voltage and hot carrier injection stress on the vertical DG InGaAs TFET, we have identified the dominant charge trapping mechanism in TFETs.