• 한국정보통신학회논문지
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• 제17권1호
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• pp.151-157
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• 2013

본 연구에서는 다중게이트 구조인 나노 와이어 n-채널 무접합(junctionless)와 반전모드(inversion mode) 다중게이트 MOSFET(Multiple-Gate MOSFET : MuGFET)의 PBTI에 의한 소자 특성 저하를 비교 분석하였다. PBTI에 의해서 무접합 및 반전모드 소자의 문턱전압이 증가하는 것으로 관측되었으며 무접합 소자의 문턱전압 변화가 반전모드 소자보다 작음을 알 수 있었다. 그러나 소자특성 저하 비율은 반전모드 소자가 무접합 소자보다 큰 것으로 관측되었다. 특성저하 활성화 에너지는 반전모드 소자가 무접합 소자보다 큰 것을 알 수 있었다. PBTI에 의한 소자 특성 저하가 무접합 소자보다 반전모드 소자가 더 심한 것을 분석하기 위하여 3차원 소자 시뮬레이션을 수행하였다. 같은 게이트 전압에서 전자의 농도는 같으나 수직방향의 전계는 반전모드 소자가 무접합 소자보다 큰 것을 알 수 있었다.

• 전기전자학회논문지
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• 제19권4호
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• pp.514-519
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• 2015

본 논문에서는 이중 게이트 junctionless MOSFET 의 성능 최적화를 위하여 다중 게이트 형태를 적용하여 평가한다. 금속 게이트들 사이의 일함수가 서로 다르므로 다중 게이트 구조를 적용할 경우 금속게이트 길이에 따라 소스와 드레인 주변의 전위를 조절할 수 있다. 동작 전류와 누설 전류 그리고 동작 전압은 게이트 구조에 의해 조절이 가능하며 이로 인한 동작 특성 최적화가 가능하다. 본 연구에서는 반도체 소자 시뮬레이션을 통하여 junctionless MOSFET 의 최적화를 구현하고 분석하는 연구를 수행 한다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.1-7
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• 2011

본 연구에서는 나노와이어 junctionless 트랜지스터의 문턱전압과 평탄전압을 위한 해석학적 모델링을 제시하였고 3차원 소자 시뮬레이션으로 검증하였다. 그리고 junctionless 트랜지스터의 소자설계 가이드라인을 설정하는 방법과 그 예를 제시하였다. 제시한 문턱전압과 평탄전압 모델은 3차원 시뮬레이션 결과와 잘 일치하였다. 나노와이어 반경과 게이트 산화층 두께가 클수록 또 채널 불순물 농도가 높을수록 문턱전압과 평탄전압은 감소하였다. 게이트 일함수와 원하는 구동전류/누설전류 비가 주어지면 나노와이어 반경, 게이트 산화층 두께, 채널 불순물 농도에 따른 junctionless 트랜지스터의 소자설계 가이드라인을 설정하였다. 나노와이어 반경이 작을수록 산화층의 두께가 얇을수록 채널 불순물 농도가 큰 소자를 설계할 수 있음을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.614-615
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• 2016

Junctionless FET(JLFET)로 구성된 적층형 3차원 인버터의 전기적 상호작용을 연구하였다. 상단과 하단 트랜지스터의 사이에 Inter Layer Dielectric (ILD) 두께가 50 nm 이하일 때에 하단 트랜지스터의 게이트 전압에 따라서 상단 트랜지스터에 전류-전압 특성이 급격히 변화하는 모습을 보였다. 따라서, 적층형 구조를 사용할 때에도 두 트랜지스터의 거리에 따른 전기적 상호작용을 고려해야 한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.142-142
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• 2012

최근 반도체 산업의 발전과 동시에 소자의 집적화에 따른 단채널 효과가 문제되고 있다. 채널 영역에 대한 게이트 영역의 제어능력이 떨어지면서 누설전류의 증가, 문턱전압의 변화가 발생하며, 이를 개선하기 위해 이중게이트 혹은 다중게이트 구조의 트랜지스터가 제안되었다. 하지만 채널길이가 수십나노미터 영역으로 줄어듦에 따라 소스/드레인과 채널간의 접합형성이 어렵고, 고온에서 열처리 과정을 거칠 경우 채널의 유효길이를 제어하기 힘들어진다. 최근에 제안된 Junctionless 트랜지스터의 경우, 소스/드레인과 채널간의 접합이 없기 때문에 접합형성 시 발생하는 공정상의 문제뿐만 아니라 누설전류영역을 개선하며, 기존의 CMOS 공정과 호환되는 이점이 있다. 한편, 집적화되는 반도체 기술에 따라, 동작 시 발생하는 스트레스가 소자의 신뢰성에 중요한 요인으로 작용하게 되며, 현재 Junctionless 트랜지스터의 신뢰성 특성에 관한 연구가 부족한 상황이다. 따라서, 본 연구에서는 Junctionless 트랜지스터의 NBTI 특성과 hot carrier effect에 의한 신뢰성 특성을 분석하였다. Junctionless 트랜지스터의 경우, 축적모드로 동작하기 때문에 스트레스에 의해 유기되는 캐리어의 에너지가 낮다. 그 결과, 반전모드로 동작하는 Junction type의 트랜지스터에 비해 스트레스에 의한 subthreshold swing 기울기의 열화와 문턱전압의 이동이 감소하였다. 또한 소스/드레인과 채널간의 접합이 없기 때문에 hot carrier effect에 의한 게이트 절연막 및 계면에서의 열화가 개선되었다.

• 한국정보통신학회논문지
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• 제17권9호
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• pp.2133-2138
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• 2013

다중게이트 구조인 나노 와이어 n-채널 무접합(junctionless) 및 반전모드(inversion mode) MuGFET에서 문턱전압 이하의 급격히 작은 기울기 (subthreshold slope)가 온도에 따라 변하는 것을 비교 분석하였다. 온도가 증가함에 따라 무접합 및 반전모드 소자의 문턱전압 아래 기울기는 증가하는 것으로 관측 되었다. 문턱전압 아래 기울기 증가는 반전모드 소자보다 무접합 소자에서 더 심함을 알 수 있었다. 소자의 핀 폭이 다른 소자의 문턱전압 아래 기울기의 온도 의존성은 비슷한 것으로 관측되었다. 그리고 기판 전압에 따른 문턱전압 아래 기울기의 온도 의존성 측정으로부터 기판전압이 증가함에 따라 문턱전압 아래 기울기 변화는 심하지 않는 것으로 관측되었다. 기판에 양의 전압을 인가하므로 무접합 MuGFET 소자를 이용하여 400K 온도에서도 문턱전압 아래 기울기가 41mV/dec 이하인 소자를 구현할 수 있었다.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.785-792
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• 2012

본 연구에서는 고속 및 저전력 스위칭 소자 응용을 위하여 n-채널 무접합 및 반전모드 MuGFET 와 p-채널 무접합 및 축적모드 MuGFET의 기판전압에 따른 전류-전압 특성을 측정하고 비교 분석하였다. 기판전압에 따른 문턱전압과 포화 드레인 전류 변화로부터 n-채널 소자에서는 반전모드 소자가 무접합 소자보다 변화량이 크며 p-채널 소자에서는 무접합 소자가 축적모드 소자보다 변화량이 큰 것을 알 수 있었다. 전달컨덕턴스 변화는 n-채널 소자보다 p-채널 소자의 변화량이 큰 것을 알 수 있었다. 그리고 subthreshold swing 특성으로부터 n-채널 소자와 p-채널 무접합 소자는 기판전압 변화에 따라 S값의 변화가 거의 없지만 p-채널 축적모드 소자는 기판전압이 양의 방향으로 증가할 때 S 값이 증가하는 것으로 관측되었다. 기판전압을 이용한 고속 및 저전력 스위칭 소자 응용 측면에서는 n-채널 소자에서는 반전모드 소자가 p-채널 소자에서는 무접합 소자가 더 좋은 특성을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.529-530
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• 2017

Junctionless FET(JLFET)로 구성된 적층형 3차원 인버터의 전기적 상호작용을 연구하였다. Inter Layer Dielectirc (ILD) 두께에 따른 상단 JLFET의 $N_{gate}-N_{gate}$ 정전용량과 전달 컨덕턴스의 특성 변화를 하단 JLFET 게이트 전압에 따라서 조사하였다. 상단과 하단 JLFET 사이 간격이 수십 nm 인 적층형 구조를 사용할 때에 두 트랜지스터의 거리에 따른 AC 전기적인 상호작용을 고려해야 한다.

• 한국정보통신학회논문지
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• 제18권1호
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• pp.135-141
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• 2014

본 연구에서는 무접합 MuGFET의 핀 폭에 따른 문턱전압의 변화를 줄이기 위한 소자 설계 가이드라인을 제시하였다. 제작된 무접합 MuGFET으로부터 핀 폭이 증가할수록 문턱전압의 변화가 증가하는 것을 알 수 있었다. 무접합 MuGFET의 핀 폭에 따른 문턱전압의 변화를 줄이기 위한 소자 설계가이드라인으로 게이트 유전체, 실리콘박막의 두께, 핀 수를 최적화 하는 연구를 3차원 소자 시뮬레이션을 통해 수행하였다. 고 유전율을 갖는 $La_2O_3$ 유전체를 게이트 절연층으로 사용하거나 실리콘 박막을 최대한 얇게 하므로 핀 폭이 증가해도 문턱전압의 변화율을 줄일 수 있음을 알 수 있었다. 특히 유효 채널 폭을 같게 하면서 핀 수를 많게 하므로 문턱전압 변화율과 문턱전압 아래 기울기를 작게 하는 것이 무접합 MuGFET의 최적의 소자 설계 가이드라인임을 알 수 있었다.

• 한국정보통신학회논문지
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• 제17권8호
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• pp.1885-1890
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• 2013

본 연구에서는 극저온에서 다중 게이트 구조인 나노스케일 p-채널 무접합(junctionless) 과 축적모드(accumulation mode) 다중 게이트 FET의 전기적 특성을 분석하였다. 헬륨을 사용하는 극저온 프로브 스테이션을 사용하여 소자를 측정하였다. 극저온과 낮은 드레인 전압에서 무접합 트랜지스터의 드레인 전류의 진동 현상이 축적모드 보다 심한 것을 알 수 있었다. 이는 무접합 트랜지스터에서는 채널이 실리콘 박막의 가운데 형성되므로 전기적 채널 폭이 축적모드 트랜지스터 보다 작기 때문이다. 온도가 증가할수록 드레인 전류가 증가하며 최대 전달 컨덕턴스도 증가하는 것을 알 수 있었다. 이는 온도가 증가할수록 문턱전압이 감소하며 이동도가 증가하는 데서 기인된 것을 알 수 있었다. 소자의 크기가 나노미터 레벨로 축소되면 양자현상에 의한 드레인 전류 진동이 상온에도 일어날 수 있다.