• 한국정보통신학회논문지
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• 제20권2호
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• pp.317-326
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• 2016

본 논문에서는 OTP (One-Time Programmable) IP (Intellectual Property)의 개발비용을 절감하고 개발 기간을 단축하기 위해 로직 트랜지스터만 이용한 로직 eFuse (electrical Fuse) OTP IP를 설계하였다. 웨이퍼 테스트 시 테스트 장비에서 FSOURCE 패드를 통해 VDD (=1.5V)보다 높은 2.4V의 외부 프로그램 전압을 eFuse OTP IP에만 공급하므로 eFuse OTP 이외의 다른 IP에는 소자의 신뢰성에 영향을 미치지 않으면서 eFuse OTP cell의 eFuse 링크에 높은 전압을 인가하도록 하였다. 한편 본 논문에서는 128행 ${\times}$ 8열의 2D (Dimensional) 메모리 어레이에 직접 FSOURCE 전압을 인가하여 eFuse에 인가되는 프로그램 파워를 증가시키면서 디코딩 로직 회로를 저면적으로 구현한 eFuse OTP 셀을 제안하였다. 동부하이텍 $0.11{\mu}m$ CIS 공정을 이용하여 설계된 1Kb eFuse OTP 메모리 IP의 레이아웃 면적은 $295.595{\mu}m{\times}455.873{\mu}m$ ($=0.134mm^2$)이다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.64-71
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• 2020

전력 반도체 소자의 게이트 구동 칩의 아날로그 회로를 트리밍하기 위해서는 eFuse OTP IP가 필요하다. 기존의 NMOS 다이오드 형태의 eFuse OTP 셀은 셀 사이즈가 작은 반면 DNW(Deep N-Well) 마스크가 한 장 더 필요로 하는 단점이 있다. 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 기생적으로 만들어지는 pn 접합 다이오드를 이용하였다. 그리고 PMOS-다이오드 형태의 eFuse 셀 어레이를 구동하기 위한 코어 구동회로를 제안하였으며, SPICE 모의실험 결과 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. 한편 0.13㎛ BCD 공정을 이용하여 설계된 PMOS-다이오드 형태의 eFuse OTP 셀과 512b eFuse OTP IP의 레이아웃 사이즈는 각각 3.475㎛ × 4.21㎛ (=14.62975㎛2)과 119.315㎛ × 341.95㎛ (=0.0408㎟)이며, 웨이퍼 레벨에서 테스트한 결과 정상적으로 프로그램 되는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.405-413
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• 2013

본 논문에서는 program-verify-read 모드를 갖는 고신뢰성 24bit differential paired eFuse OTP 메모리를 설계하였다. 제안된 program-verify-read 모드에서는 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력한다. 그리고 모의실험 결과 program-verify-read 모드에서 24-비트 differential paired eFuse OTP와 24-비트 듀얼 포트 eFuse OTP IP의 센싱 저항은 각각 $4k{\Omega}$과 $50k{\Omega}$으로 differential paired eFuse OTP의 센싱 저항이 작게 나왔다.

• 한국정보통신학회논문지
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• 제13권7호
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• pp.1371-1378
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• 2009

본 논문에서는 로직 공정 기반의 저전력 eFuse OTP 메모리 셀을 제안하였다. eFuse OTP 메모리 셀은 프로그램과 읽기 모드에 최적화되도록 각각의 트랜지스터를 사용하였으며, WL과 BL의 기생적인 커패시턴스를 줄이므로 읽기 모드에서의 동작 전류를 줄였다. 그리고 저전력, 저면적의 eFuse OTP 메모리 IP 설계를 위하여 비동기식 인터페이스, 분리된 I/O, 디지털 센싱 방식의 BL 감지 증폭기 회로를 사용하였다. 모의실험 결과 읽기 모드에서의 동작전류는 VDD, VIO 각각 349.5${\mu}$A, 3.3${\mu}$A로 나왔다. 그리고 동부하이텍 0.18${\mu}$m generic 공정으로 설계된 eFuse OTP 메모 리 IP의 레이아웃 면적은300 ${\times}$557${\mu}m^2$이다.

• 한국정보통신학회논문지
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• 제15권10호
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• pp.2209-2216
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• 2011

본 논문에서는 Magnachip $0.18{\mu}m$ 공정을 이용하여 PMIC용 32bit eFuse OTP IP를 설계하였다. eFuse 링크 아래에 N-Well을 두어 프로그램시 eFuse 링크와 p-기판의 VSS가 단락되는 문제점을 해결하였다. 그리고 디코딩된 WERP (WL Enable for Read or Program) 신호가 eFuse OTP 메모리로 바로 입력되는 경우 듀얼 포트 eFuse OTP 메모리 셀의 RWL (Read Word-Line)과 WWL (Write Word-Line)을 선택적으로 활성화해 주는 WL 구동회로를 제안하였다. 또한 BL 프리차징 회로에서 delay chain을 제거하여 제어회로의 레이아웃 면적을 줄였다. 메모리 테스트 장비를 이용하여 제작된 94개의 샘플 die를 측정한 결과 5.5V의 프로그램 전압에서 100%의 수율을 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.722-725
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• 2012

본 논문에서는 프로그램 된 eFuse 링크의 센싱 저항이 작으면서 기준 전압없이 BL 데이터를 센싱가능한 differential paired eFuse 셀을 사용하여 BCD 공정 기반의 8비트 eFuse OTP를 설계하였다. Differential eFuse OTP 셀의 프로그램 트랜지스터의 채널 폭은 $45{\mu}m$과 $120{\mu}m$으로 split하였다. 그리고 프로그램된 eFuse 저항의 변동을 고려한 variable pull-up load를 갖는 센싱 마진 테스터(sensing margin test) 회로를 구현하였다. $0.35{\mu}m$ BCD 공정을 이용하여 제작된 8bit eFuse OTP IP를 측정한 결과 프로그램 트랜지스터의 채널 폭이 $120{\mu}m$인 OTP IP의 수율이 $45{\mu}m$인 OTP IP보다 양호한 것으로 나타났다.

• 융합보안논문지
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• 제15권3_1호
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• pp.99-105
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• 2015

기존 SRAM 기반 PUF (physical unclonable function)는 난수 생성 및 키교환에 사용된다. SRAM에서 생성된 출력값은 일정하게 유지되어야 하나, 외부 환경에 의해 변화하는 문제가 발생된다. 본 논문은 듀얼 안티퓨즈 OTP (one time programmable) 메모리를 SRAM 기반 PUF에 채택한 새로운 구조의 D-PUF (deterministic PUF) 회로를 제안한다. 제안된 PUF 회로는 SRAM에서 한 번 생성된 출력값을 일정하게 계속 유지시켜 PUF 회로의 신뢰성을 향상시킬 수 있다. 우선, 높은 보안 수준을 갖는 안티퓨즈를 이용하여 OTP 메모리를 구성하였다. SRAM은 크로스 커플 인버터쌍의 미스매치를 이용하여 전원이 들어온 후 초기값을 임의로 생성하고 이를 출력한다. 마스킹된 출력값은 안티퓨즈 OTP ROM(read-only memory)에 난수값으로 프로그램된다. 한번 프로그램된 ROM 값은 되돌려지지도 변화하지도 않는다. 따라서, 제안된 D-PUF 회로는 SRAM의 출력값을 OTP 메모리에 저장시켜 한 번 결정된 PUF 출력값을 계속 유지시킨다. 제안된 D-PUF의 출력은 동작 전압 및 온도 변화 등과 같은 외부 환경 변수에 영향을 받지 않아 신뢰성이 향상된다. 따라서, 제안된 D-PUF는 강력한 오류 정정 코드없이 사용하더라도 안정적인 동작을 수행할 수 있다.

• 한국정보통신학회논문지
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• 제16권8호
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• pp.1734-1740
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• 2012

본 논문에서는 단일전원을 사용하는 PMIC 칩이 패키지 상태에서 eFuse OTP 메모리를 프로그램 가능하도록 스위칭 전류가 작은 FSOURCE 회로를 제안하였다. 제안된 FSOURCE 회로는 non-overlapped clock을 사용하여 short-circuit current를 제거하였으며, 구동 트랜지스터의 ON되는 기울기를 줄여 최대 전류를 줄였다. 그리고 power-on reset 모드동안 eFuse OTP의 출력 데이터를 임의의 데이터로 초기화시키는 DOUT 버퍼 회로를 제안하였다. $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 differential paired eFuse OTP 메모리의 레이아웃 면적은 $381.575{\mu}m{\times}354.375{\mu}m$($=0.135mm^2$)이다.

• 한국정보통신학회논문지
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• 제14권11호
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• pp.2541-2547
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• 2010

본 논문에서는 대기 상태에서 저전력 eFuse OTP 메모리 IP틀 구현하기 위해 속도가 문제가 되지 않는 반복되는 블록 회로에서 1.2V 로직 트랜지스터 대신 누설 (off-leakage) 전류가작은 3.3V의 MV (Medium Voltage) 트랜지스터로 대체하는 설계기술을 제안하였다. 그리고 읽기 모드에서 RWL (Read Word-Line)과 BL의 기생하는 커패시턴스를 줄여 동작전류 소모를 줄이는 듀얼 포트 (Dual-Port) eFuse 셀을 사용하였다. 프로그램 전압에 대한 eFuse에 인가되는 프로그램 파워를 모의실험하기 위한 등가회로를 제안하였다. 하이닉스 90나노 CMOS 이미지 센서 공정을 이용하여 설계된 512비트 eFuse OTP 메모리 IP의 레이아웃 크기는 $342{\mu}m{\times}236{\mu}m$이며, 5V의 프로그램 전압에서 42개의 샘플을 측정한 결과 프로그램 수율은 97.6%로 양호한 특성을 얻었다. 그리고 최소 동작 전원 전압은 0.9V로 양호하게 측정되었다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.168-175
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• 2017

본 논문에서는 PMIC 칩에 사용되는 BCD 공정기반에서 5V NMOS 트랜지스터와 기억소자인 eFuse 링크로 구성된 저면적의 5V NMOS-Diode eFuse OTP 셀을 제안하였다. 그리고 eFuse OTP 메모리 IP가 넓은 동작전압 영역을 갖도록 하기 위해서 VREF 회로와 BL S/A 회로의 풀-업 부하 회로에 기존의 VDD 파워 대신 voltage regulation된 V2V ($=2.0V{\pm}10%$)의 전압을 사용하였다. 제안된 VREF 회로와 BL S/A회로를 사용하므로 eFuse OTP IP의 normal read 모드와 program-verify-read 모드에서 프로그램 된 eFuse 센싱 저항은 각각 $15.9k{\Omega}$, $32.9k{\Omega}$으로 모의실험 되었다. 그리고 eFuse OTP 셀에서 blowing되지 않은 eFuse를 통해 흐르는 읽기 전류를 $97.7{\mu}A$로 억제하였다. 그래서 eFuse OTP 셀의 unblown된 eFuse 링크가 unblown 상태를 그대로 유지되도록 하였다. 동부하이텍 130nm BCD 공정을 이용하여 설계된 1kb eFuse OTP 메모리 IP의 레이아웃 면적은 $168.39{\mu}m{\times}479.45{\mu}m(=0.08mm^2)$이다.