• 한국정보통신학회논문지
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• 제11권4호
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• pp.760-765
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• 2007

본 연구에서는 나노구조 이중게이트 FinFET에 대하여 문턱전압이동 특성 및 드레인유기장벽저하(Drain Induced Barrier Lowering; DIBL)특성을 분석하였다. 분석을 위하여 분석학적 전류모델을 개발하였으며 열방사전류 및 터널링전류를 포함하였다. 열방사전류는 포아슨방정식에 의하여 구한 포텐셜분포 및 맥스월-볼쯔만통계를 이용한 캐리어분포를 이용하여 구하였으며 터널링 전류는 WKB(Wentzel-Kramers-Brillouin)근사를 이용하였다. 이 두 모델은 상호 독립적이므로 각각 전류를 구해 더함으로써 문턱 전압을 구하였다. 본 연구에서 제시한 모델을 이용하여 구한 문턱 전압 이동값이 이차원 시뮬레이션값과 비교되었으며 잘 일치함을 알 수 있었다. 분석 결과 10nm 이하에서 특히 터널링의 영향이 증가하여 문턱전압이동 및 DIBL이 매우 현저하게 나타남을 알 수 있었다. 이러한 단채널현상을 감소시키기 위하여 채널두께 및 게이트산화막의 두께를 가능한한 얇게 제작하여야함을 알았으며 이를 위한 산화공정개발이 중요하다고 사료된다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.1-7
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• 2004

본 논문에서는 2차원 양자 역학적 모델링 및 시뮬레이션(quantum mechanical modeling and simulation)으로써, 자기정렬 이중게이츠 구조(self-aligned double-gate structure)인 FinFET에 관하여 결합된 푸아송-슈뢰딩거 방정식(coupled Poisson and Schrodinger equations)를 셀프-컨시스턴트(self-consistent)한 방법으로 해석하는 수치적 모델을 제안한다. 시뮬레이션은 게이트 길이(Lg)를 10에서 80nm까지, 실리콘 핀 두께($T_{fin}$)를 10에서 40nm까지 변화시켜가며 시행되었다. 시뮬레이션의 검증을 위한 전류-전압 특성을 실험 결과값과 비교하였으며, 문턱 전압 이하 기울기(subthreshold swing), 문턱 전압 롤-오프(thresholdvoltage roll-off), 그리고 드레인 유기 장벽 감소(drain induced barrier lowering, DIBL)과 같은 파라미터를 추출함으로써 단채널 효과를 줄이기 위한 소자 최적화를 시행하였다. 또한, 고전적 방법과 양자 역학적 방법의 시뮬레이션 결과를 비교함으로써,양자 역학적 해석의 필요성을 확인하였다. 본 연구를 통해서, FinFET과 같은 구조가 단채널 효과를 줄이는데 이상적이며, 나노-스케일 소자 구조를 해석함에 있어 양자 역학적 시뮬레이션이 필수적임을 알 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권2호
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• pp.271-276
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• 2017

The triple-gate tunnel FETs encapsulated with an epitaxial layer (EL TFETs) is proposed to lower the subthreshold swing of the TFETs. Furthermore, the band-to-band tunneling based on the maximum electric-field can occur thanks to the epitaxial layer wrapping the Si fin. The performance and mechanism of the EL TFETs are compared with the previously proposed TFET based on simulation.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.1-7
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• 2006

이상적인(ideal) 이중-게이트(double-gate) 벌크(bulk) FinFET의 3차원(3-D) 시뮬레이션을 수행하여 전기적 특성들을 분석하였다. 3차원 시뮬레이터를 이용하여, 게이트 길이($L_g$)와 높이($H_g$), 핀 바디(fin body)의 도핑농도($N_b$)를 변화시키면서 소스/드레인 접합 깊이($X_{jSDE}$)에 따른 문턱전압($V_{th}$), 문턱전압 변화량(${\Delta}V_{th}$), DIBL(drain induced barrier lowering), SS(subthreshold swing)의 특성들을 살펴보았다. 게이트 높이가 35 nm인 소자에서 소스/드레인 접합 깊이(25 nm, 35 nm, 45 nm) 변화에 따라, 각각의 문턱전압을 기준으로 게이트 높이가 $30nm{\sim}45nm$로 변화 될 때, 문턱전압변화량은 20 mV 이하로 그 변화량이 매우 적음을 알 수 있었다. 낮은 핀 바디 도핑농도($1{\times}10^{16}cm^{-3}{\sim}1{\times}10^{17}cm^{-3}$)에서, 소스/드레인 접합 깊이가 게이트전극보다 깊어질수록 DIBL과 SS는 급격히 나빠지는 것을 볼 수 있었고. 이러한 특성저하들은 $H_g$ 아래의 ${\sim}10nm$ 위치에 국소(local) 도핑을 함으로써 개선시킬 수 있었다. 또한 local 도핑으로 소스/드레인 접합 깊이가 얕아질수록 문턱전압이 떨어지는 것을 개선시킬 수 있었다.

• 한국정보통신학회논문지
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• 제18권1호
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• pp.135-141
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• 2014

본 연구에서는 무접합 MuGFET의 핀 폭에 따른 문턱전압의 변화를 줄이기 위한 소자 설계 가이드라인을 제시하였다. 제작된 무접합 MuGFET으로부터 핀 폭이 증가할수록 문턱전압의 변화가 증가하는 것을 알 수 있었다. 무접합 MuGFET의 핀 폭에 따른 문턱전압의 변화를 줄이기 위한 소자 설계가이드라인으로 게이트 유전체, 실리콘박막의 두께, 핀 수를 최적화 하는 연구를 3차원 소자 시뮬레이션을 통해 수행하였다. 고 유전율을 갖는 $La_2O_3$ 유전체를 게이트 절연층으로 사용하거나 실리콘 박막을 최대한 얇게 하므로 핀 폭이 증가해도 문턱전압의 변화율을 줄일 수 있음을 알 수 있었다. 특히 유효 채널 폭을 같게 하면서 핀 수를 많게 하므로 문턱전압 변화율과 문턱전압 아래 기울기를 작게 하는 것이 무접합 MuGFET의 최적의 소자 설계 가이드라인임을 알 수 있었다.

• 한국전기전자재료학회논문지
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• 제34권5호
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• pp.296-300
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• 2021

The performance of devices has been improved with fine processes from planar to three-dimensional transistors (e.g., FinFET, NWFET, and MBCFET). There are some problems such as a short channel effect or a self-heating effect occur due to the reduction of the gate-channel length by miniaturization. To solve these problems, we compare and analyze the electrical and thermal characteristics of FinFET and GAAFET devices that are currently used and expected to be further developed in the future. In addition, the optimal structure according to the Fin shape was investigated. GAAFET is a suitable device for use in a smaller scale process than the currently used, because it shows superior electrical and thermal resistance characteristics compared to FinFET. Since there are pros and cons in process difficulty and device characteristics depending on the channel formation structure of GAAFET, we expect a mass-production of fine processes over 5 nm through structural optimization is feasible.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권2호
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• pp.61-67
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• 2006

We fabricate local damascene FinFET cell array in sub-60nm feature sized DRAM. The local damascene structure can remove passing-gate-effects in FinFET cell array. p+ boron in-situ doped polysilicon is chosen for the gate material, and we obtain a uniform distribution of threshold voltages at around 0.7V. Sub-threshold swing of 75mV/d and extrapolated off-state leakage current of 0.03fA are obtained, which are much suppressed values against those of recessed channel array transistors. We also obtain a few times higher on-state current. Based on the improved on- and off-state current characteristics, we expect that the FinFET cell array could be a new mainstream structure in sub-60nm DRAM devices, satisfying high density, low power, and high-speed device requirements.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.329-329
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• 2012

Mobile 기기로 둘러싸여있는 현대의 환경에서 Flash memory에 대한 중요성은 날로 더해가고 있다. Flash memory의 가격 경쟁력 강화와 사용되는 기기의 소형화를 위해 flash memory의 비례축소가 중요한 문제로 부각되고 있다. 그러나 다결정 실리콘을 플로팅 게이트로 이용하는planar flash memory 소자의 경우 비례 축소 시 short channel effect 와 leakage current, subthreshold swing의 증가로 인한 성능저하와 같은 문제들로 인해 한계에 다다르고 있다. 이를 해결하기 위해 CTF 메모리 소자, nanowire FET, FinFET과 같은 새로운 구조를 가지는 메모리소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 22 nm 게이트 크기의 FinFET 구조를 가지는 플래시 메모리소자에서 fin의 두께와 높이의 변화에 따른 메모리 소자의 전기적 특성을 3-dimensional 구조에서 technology computer aided design ( TCAD ) tool을 이용하여 시뮬레이션 하였다. 본 연구에서는 3D FinFET 구조를 가진 플래시 메모리에 대한 시뮬레이션 하였다. FinFET 구조에서 채널영역은 planar 구조와 다르게 표면층이 multi-orientation을 가지므로 본 계산에서는 multi-orientation Lombardi mobility model을 이용하여 계산하였다. 계산에 사용된 FinFET flash memory 구조는 substrate의 도핑농도는 $1{\times}10^{18}$로 하였으며 source, drain, gate의 도핑농도는 $1{\times}10^{20}$으로 설정하여 계산하였다. Fin 높이는 28 nm로 고정한 상태에서 fin의 두께는 12 nm부터 28nm까지 6단계로 나누어서 각 구조에 대한 프로그램 특성과 전기적 특성을 관찰 하였다. 계산결과 FinFET 구조의 fin 두께가 두꺼워 질수록 채널형성이 늦어져 threshold voltage 값이 커지게 되고 subthreshold swing 값 또한 증가하여 전기적 특성이 나빠짐을 확인하였다. 각 구조에서의 전기장과 전기적 위치에너지의 분포가 fin의 두께에 따라 달라지므로써 이로 인해 프로그램 특성과 전기적 특성이 변화함을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권2호
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• pp.160-164
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• 2010

The radio frequency (RF) model of SOI FinFETs with gate length of 40 nm is verified by using a 3-dimensional (3-D) device simulator. This paper shows the equivalent circuit model which can be used in the circuit analysis simulator. The RMS modeling error of Y-parameter was calculated to be only 0.3 %.

• IEIE Transactions on Smart Processing and Computing
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• 제5권1호
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• pp.10-16
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• 2016

In this paper, a design for a fully digital voltage sensor using a 32-nm fin-type field-effect transistor (FinFET) is presented. A new characteristic of the double gate p-type FinFET (p-FinFET) is examined and proven appropriate for sensing voltage variations. On the basis of this characteristic, a novel technique for designing low-power voltage-to-time converters is presented. Then, we develop a digital voltage sensor with a voltage range of 0.7 to 1.1V at a 50-mV resolution. The performance of the proposed sensor is evaluated under a range of voltages and process variations using Simulation Program with Integrated Circuit Emphasis (SPICE) simulations, and the sensor is proven capable of operating under ultra-low power consumption, high linearity, and fairly high-frequency conditions (i.e., 100 MHz).