• 한국정보통신학회논문지
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• 제9권5호
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• pp.1089-1095
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• 2005

본 논문에서는 5GHz 저잡음 증폭기(LNA)의 성능 측정을 위한 새로운 형태의 저가 BIST(Built-In Self-Test) 회로를 제안한다 이러한 BIST 회로는 system-on-chip (SoC) 송수신 환경에 적용될 수 있도록 설계되어 있다. 본 논문에서 제안하는 BIST 회로는 입력 임피던스, 전압이득, 잡음지수, 입력반사손실(input return loss) 및 출력 신호 대 잡음전력비(signal-to-noise ratio)와 같은 저잡음 증폭기의 주요 성능 지수를 측정 할 수 있으며, 단일 칩 위에 제작되어 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.1004-1007
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• 2005

본 논문에서는 저잡음 증폭기 (Low Noise Amplifier, LNA)를 위한 프로그램 가능한 RF (고주파) BIST (Built-In Self-Test) 회로를 제안한다. 개발된 BIST 회로는 온 칩 형태로 DC 측정만을 이용하여 LNA의 RF 변수들을 측정할 수 있다. BIST 회로는 프로그램 가능한 커패시터 뱅크 (programmable capacitor banks)를 가진 test amplifier와 RF 피크 검출기로 구성되어 있다. 이러한 온 칩 회로는 각각 GSM, Bluetooth 및 IEEE802.11g의 응용을 위해 세 가지 주파수 대, 즉 1.8GHz, 2.4GHz 및 5GHz에서 사용할 수 있도록 프로그램 되어있고, LNA가 가지는 RF 사양들, 즉 입력 임피던스 및 전압이득 등을 DC 전압으로 변화시켜주는 역할을 한다.

• 대한전자공학회논문지SD
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• 제44권6호
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• pp.34-41
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• 2007

본 논문에서 제안한 FSM 기반의 프로그래머블 BIST(Built-In Self-Test)는 플래시 메모리를 테스트하기 위한 기조의 알고리즘들을 코드화 하여 그 중에서 선택된 알고리즘의 명령어 코드를 받아서 플래시 메모리 테스트를 수행한다. 또한 제안하는 구조는 각 알고리즘에 대한 테스트 절차를 간단하게 한다. 이외에도 플래시 메모리 BIST를 재구성하는데 걸리는 시가도 기조의 BIST와 비교해 볼 때 매우 적다. 우리가 제안한 BIST 구조는 자동적으로 Verilog 코드를 생성해주는 프로그래머블 플래시메모리 BIST 생성기이다. 만약 제안된 방법을 실험하게 되면, 제안된 방법은 이전의 방법들과 비교해서 크기도 더 작을 뿐만 아니라 융통성 면에서도 좋은 성과를 얻었다.

• 대한전자공학회논문지SD
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• 제40권8호
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• pp.610-618
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• 2003

테스터를 사용하는 테스트 방법이 매우 비싸고 동작속도에서의 테스트가 어려운 상황에서 BIST의 출현 은 이러한 난점을 해결하는 좋은 방법이다. 하지만, 이러한 BIST에도 해결해야 할 문제점들이 많다. 의사 무작위 테스트시 패턴 카운터와 비트 카운터의 역할이 단순히 카운팅만 하는데 한정되어 있으므로 이들 카운터를 패턴을 생성하는 역할에도 이용함으로써 BIST의 효율을 증대시키고자 한다. 새로운 BIST 구조는 LFSR이 아닌 카운터로 패턴을 생성하고 LFSR로 이의 동작을 무작위하게 또는 의도적으로 조정함으로써 다른 테스트 성능의 저하 없이 테스트 하드웨어를 축소하는 방법을 제안한다. 결정 테스트를 위한 하드웨어가 너무 크게 되는 단점을 해결하고자 본 논문에서의 실험은 실험결과에서 의사 무작위 테스트와 결정 테스트의 성능을 고장검출을, 테스트 시간과 하드웨어 관련 인자들로 표현한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.807-810
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• 1998

This paper presents BIST (Built-in self-test) techniques for detection of path delay faults in digital circuits. In the proosed BIST schemes, the shift registers make possible to concurrently generate and compact the latched test data. Therefore the test time is reduced efficiently. By reordering the elements of th shifte register based on the information of the hamming distance of each memory elements in CUt, it is possible to increase the number of path delay faults detected robustly/non-robustly. Experimental results for ISCAS'89 benchmark circuits show the efficiency of the proposed BIST techniques.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제3권5호
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• pp.129-140
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• 2014

기존의 메모리에서 발생하는 다양한 고장들을 검출하기 위한 기법으로 BIST(Built-in self test)가 있고 고장이 검출되면 Spare를 할당하여 수리하는 BIRA(Built-in redundancy analysis)가 있다. 그리고 BIST와 BIRA를 통합한 형태인 BISR(Built-in self repair)를 통해 전체 메모리의 수율을 증가시킬 수 있다. 그러나 이전에 제안된 기법들은 RAM을 위해 제안된 기법으로 RAM의 메모리 구조와 특성이 다른 NAND-형 플래시 메모리에 사용하기에는 NAND-형 플래시 메모리의 고유 고장인 Disturbance를 진단하기 어렵다. 따라서 본 논문에서는 NAND-형 플래시 메모리에서 발생하는 Disturbance 고장을 검출하고 고장의 위치도 진단할 있는 BISD(Built-in self diagnosis)와 고장 블록을 수리할 수 있는 BISR을 제안한다.

• ETRI Journal
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• 제37권4호
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• pp.787-792
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• 2015

To accomplish a high-speed test on low-speed automatic test equipment (ATE), a new instruction-based fully programmable memory built-in self-test (BIST) is proposed. The proposed memory BIST generates a highspeed internal clock signal by multiplying an external low-speed clock signal from an ATE by a clock multiplier embedded in a DRAM. For maximum programmability and small area overhead, the proposed memory BIST stores the unique sets of instructions and corresponding test sequences that are implicit within the test algorithms that it receives from an external ATE. The proposed memory BIST is managed by an external ATE on-the-fly to perform complicated and hard-to-implement functions, such as loop operations and refresh-interrupts. Therefore, the proposed memory BIST has a simple hardware structure compared to conventional memory BIST schemes. The proposed memory BIST is a practical test solution for reducing the overall test cost for the mass production of commodity DDRx SDRAMs.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.635-641
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• 2004

본 논문에서는 802.113 무선 근거리 통신망(wireless LAM)용 5.25GHz 저잡음 증폭기(LNA)에 대해 고가 장비를 사용하지 않고도 전압이득, 잡음지수 및 입력 임피던스를 측정할 수 있는 새로운 형태의 고주파 81ST(Built-In Self-Test, 자체내부검사)회로 설계 및 검사 기술을 제안한다. 본 연구에서 제작된 BIST 회로는 기존의 고가 검사 장비 대신 고주파 회로의 결함검사나 성능검사에 적용될 수 있다. 이러한 BIST 회로는 1V의 공급전압에서 동작하며, 0.18$\mu\textrm{m}$ SiGe 공정으로 제작되어 있다. 이러한 접근방법은 입력 임피던스 정합과 출력 전압 측정을 이용한다. 본 방법에서는 DUT(Device Under Test: 검사대상이 되는 소자)와 BIST 회로가 동일 칩 상에 설계되어 있기 때문에 측정할 때 단지 디지털 전압계와 고주파 전압 발생기만이 필요하며, 측정이 간단하고 비용이 저렴하다는 장점이 있다. BIST 회로가 차지하는 면적은 LNA가 차지하는 전체면적의 약 18%에 불과하다.

• ETRI Journal
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• 제28권3호
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• pp.355-363
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• 2006

This paper presents a low-cost RF parameter estimation technique using a new RF built-in self-test (BIST) circuit and efficient DC measurement for 4.5 to 5.5 GHz low noise amplifiers (LNAs). The BIST circuit measures gain, noise figure, input impedance, and input return loss for an LNA. The BIST circuit is designed using $0.18\;{\mu}m$ SiGe technology. The test technique utilizes input impedance matching and output DC voltage measurements. The technique is simple and inexpensive.

• 한국정보통신학회논문지
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• 제8권8호
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• pp.1705-1712
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• 2004

본 논문에서는 5.25GHz 저잡음 증폭기(LNA)에 대해 전압이득, 잡음지수 및 입력 임피던스를 측정할 수 있는 새로운 형태의 저가 고주파 BIST(Built-In Self-Test, 자체내부검사)회로 설계 및 검사 기술을 제안한다. 이러한 BIST 회로는 0.18$\mu\textrm{m}$ SiGe 공정으로 제작되어 있다. 이러한 접근방법은 입력 임피던스 정합과 출력 전압 측정원리를 이용한다. 본 논문에서 제안하는 방법은 측정이 간단하고 비용이 저렴하다는 장점이 있다. BIST 회로가 차지하는 면적은 LNA가 차지하는 전체면적의 약 18%에 불과하다.