• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.902-905
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• 2006

본 논문에서는 성능 변수들을 측정하기 위해 검사용 설계 (design-for-testability, DFT) 방법을 기초로한 새로운 고주파 검사 회로를 제안한다. 이러한 기술은 저잡음 증폭기 (LNA)의 입력 임피던스, 이득, 잡음지수, 입력 전압 정재파비 (VSWR) 및 출력 신호대 잡음비 (SNR)를 제공한다. 이러한 고주파 경사 방식은 DR 칩에서 측정된 출력 DC 전압과 이론적인 수식을 이용하여 실제 고주파 소자의 중요 사양을 산출할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1169-1172
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• 1998

We designed an ALU(Airthmetic Logic Unit) with BIST(Built-In Self Test), which is suitable for 32-bit DSP RISC processors. We minimized the area of this ALU by allowing different operations to share several hardware blocks. Moreover, we applied DFT(Design for Testability) to ALU and offered Bist(Built-In Self-Test) function. BIST is composed of pattern generation and response analysis. We used the reseeding method and testability design for the high fault coverage. These techniques reduce the test length. Chip's reliability is improved by testing and the cost of testing system can be reduced.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.355-358
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• 2000

In this paper we propose procedures to enhance testability by modifying state transition tables. In these procedures, transitions about undefined states, which are not described in state transition tables but exist in a synthesized gate level circuit, are added to a state transition table. Experimental results for MCNC benchmarks are shown.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (2)
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• pp.340-342
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• 2003

컴포넌트는 서드파티(third-party)소스코드 형태로 배포되지 않는 등 여러 가지 요인으로 인해 테스트가능성(testability)이 낮아지게 된다. 이렇게 낮은 테스트가능성으로 인하여 개발된 컴포넌트가 실제로 재사용되었을 때 테스트에 많은 어려움이 따르게 된다. 이러한 테스트가능성을 향상시키기 위한 방법으로서 컴포넌트에 테스트를 위한 래퍼(wrapper)를 적용할 수 있다. 본 연구에서는 테스트가능성을 향상시키기 위한 방법인 래퍼를 설계하고 구현하는 방법에 대한 연구를 수행하였다.

• 한국산업융합학회 논문집
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• 제4권2호
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• pp.199-205
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• 2001

With the growth of BiCMOS technology in ASIC design, the issue of analyzing fault characteristics and testing techniques for BiCMOS circuits become more important In this paper, we analyze the fault models and characteristics of high speed full-swing BiCMOS circuits and the DFT technique to enhance the testability of full-swing high speed BiCMOS circuits is discussed. The SPICE simulation is used to analyze faults characteristics and to confirm the validity of DFT technique.

• 대한전자공학회논문지SD
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• 제40권9호
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• pp.692-701
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• 2003

본 논문에서는 저 전력소모와 높은 테스트용이성을 동시에 고려하기 위한 새로운 게이트 레벨 논리변환 방법을 제안한다. 주출력에서 관측될 확률이 낮은 CFF(Compact Fanout Free)를 찾아내고, 해당 CFF가 모든 주출력에서 관측불가능한 조건에서는 리던던트 연결을 첨가하여 내부에서 발생하는 스위칭 동작을 제거한다. 일반적으로 논리 변환된 회로의 테스트 용이성은 떨어지는 경향이 있다. 그러나 제안된 방법에서 첨가된 리던던트 연결은 테스트 모드에서 테스트 포인트로 동작하며 CFF의 제어도와 관측도를 동시에 향상시키게 된다. 따라서 논리 변환된 회로는 정상 모드에서는 전력 손실이 매우 낮으며, 테스트 모드에서는 높은 테스트용이성을 갖는다. 제안하는 논리 변환 방법의 효율성을 보이기 위하여 MCNC 벤치마크 테스트 회로에 대하여 실험을 수행하였다. 실험 결과로부터 변환된 회로의 전력소모는 최대 13%정도 감소하며, 고장 검출율은 오히려 증가함을 확인할 수 있다.

• 한국정보통신학회논문지
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• 제15권3호
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• pp.632-638
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• 2011

본 논문은 고주파 시스템 온 칩 응용을 위한 온 칩 검사 대응 설계 (Design-for-Testability, DFT) 회로를 제안한다. 이러한 회로는 고주파 회로의 주요 성능 변수들 즉, 입력 임피던스, 전압이득, 잡음지수, 입력 전압 정재비 (VSWRin) 및 출력 신호대 잡음비 (SNRout)를 고가의 장비없이 측정 가능하다. 이러한 고주파 검사 회로는 DFT 칩으로부터 측정된 출력 DC 전압에 실제 고주파 소자의 성능을 제공하는 자체 개발한 이론적인 수학적 표현식을 이용한다. 제안한 DFT 회로는 외부 장비를 이용한 측정 결과와 비교해 볼 때 고주파 회로의 주요 성능 변수들에 대해 5.25GHz의 동작주파수에서 2%이하의 오차를 각각 보였다. DFT 회로는 고주파 소자 생산뿐만 아니라 시스템 검사 과정에서 칩들의 성능을 신속히 측정할 수 있으므로 불필요한 소자 복사를 위해 소요되는 엄청난 경비를 줄일 수 있으리라 기대한다.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.55-65
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• 2004

본 논문에서는 레지스터 전송 수준의 데이터패스를 위한 효율적인 비주사 DFT 기법을 제안하였다. 데이터패스를 위해 제안된 비주사 DFT 기법은 레지스터 전송 수준(RTL : register transfer level) 회로에 대한 계층적 테스트 용이도(hierarchical testability) 분석을 통해 테스트 용이도를 향상시킴으로써 최소의 하드웨어 오버헤드를 가지고 데이터패스 버스 폭의 변화와 관계없이 항상 높은 고장 효율과 빠른 테스트 패턴 생성 시간을 보장한다. 실험 결과를 통하여 제안된 기법이 주사 기법보다 테스트 패턴 생성 시간, 테스트 패턴 적용 시간, 면적 오버헤드 면에서 우수함을 확인하였다.

• 대한전자공학회논문지TC
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• 제43권3호
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• pp.68-77
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• 2006

본 논문에서는 4.5-5.5GHz 저잡음 증폭기 (low noise amplifiers, LNAs)를 위한 새로운 구조의 검사용 설계(Design-for-Testability, DfT) 회로를 제안한다. 이러한 검사용 설계회로는 고가의 장비를 사용하지 알고도 저잡음 증폭기의 전압 이득, 잡음 지수, 입력 임피던스, 입력 반사 손실 및 출력 신호대 잡음 전력비를 측정한다. 검사용 설계회로는 $0.18{\mu}m$ SiGe 공정을 이용하여 설계되었으며, 입력 임피던스 정합과 직류 출력 전압 측정을 이용한다. 이러한 회로를 이용한 회로 검사 기술은 검사 방법이 간단하고 검사하는데 드는 비용이 저렴하다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.39-44
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• 2008

스캔 테스트 기법은 효과적인 테스트 성능 향상 기법이지만, 이를 위한 테스트 수행 시간이 너무나 길어진다는 단점이 있다. 본 논문에서는 동일한 테스트 입력을 이용하는 Illinois 스캔 기법을 기반으로 한 효율적인 스캔 테스트 기법을 제안한다. 제한하는 방안은 다수의 스캔 입력에 선택적으로 접근하여 다중 스캔 기법의 효과를 최대한으로 이용한다. 실험 결과는 제안하는 방안이 입력을 공유하기 위한 효율을 극대화 하여 매우 적은 테스트 시간과 테스트 데이터만을 필요로 함을 보여준다.