• Journal of Electrical Engineering and Technology
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• 제10권3호
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• pp.1131-1137
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• 2015

Gallium nitride (GaN) is a promising material for next-generation high-power applications due to its wide bandgap, high breakdown field, high electron mobility, and good thermal conductivity. From a structure point of view, the vertical device is more suitable to high-power applications than planar devices because of its area effectiveness. However, it is challenging to obtain a completely upright vertical structure due to inevitable sidewall slope in anisotropic etching of GaN. In this letter, we design and analyze the enhancement-mode n-channel vertical GaN MOSFET with variation of sidewall gate angle by two-dimensional (2D) technology computer-aided design (TCAD) simulations. As the sidewall slope gets closer to right angle, the device performances are improved since a gradual slope provides a leakage current path through the bulk region.

• 조명전기설비학회논문지
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• 제12권3호
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• pp.37-44
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• 1998

본 논문에서는 분산전원 장치에 사용되는 증첩형 액티브클램프 ZVS 포워드 컨버터와 ZVS 하프 브리지(Half bbridge) 컨버터의 동작특성과 효율을 비교하였다. 또한 중첩형 액티브클램프 ZVS 포워드 컨버터의 전류모드 제어회로 설계 방법을 제시하였고, 게이트 구동회로를 간단히 하기 위해 N-P M OSFETs 로 조합된 액티브클램프 기법을 제안하여 50~100% 부하 범위에서 약 90%의 효율을 얻을 수 있었다.

• EDISON SW 활용 경진대회 논문집
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• 제5회(2016년)
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• pp.357-361
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• 2016

Si와 InAs 두 가지 채널 물질을 가지고 3가지 수송 방향 <100>, <110>, <111>으로 변화시키며 각각의 Nanowire nMOSFETs을 가지고 ballistic quantum transport simulation을 진행하였다. 각각의 경우에 대해 E-k curve를 구한 다음에 band curvature로 캐리어의 유효질량을 계산하고, 이를 통해 MOSFET의 전류 세기를 결정짓는 DOS와 carrier injection velocity를 구하여 어떤 경우에 가장 높은 ON-current를 흐르게 하는지 확인해 보았다. 하지만 예상과 달리 나노와이어의 직경이 1.4nm으로 매우 작기 때문에 valley-splitting이 일어나 Si<110>의 경우에 가장 작은 캐리어 유효 질량을 갖고 있는 사실을 확인할 수 있었다. 결론적으로 Si<100>의 경우에 trade-off 관계에 있는 DOS와 carrier injection velocity가 6가지 경우 중 최적의 조합을 가짐으로써 가장 높은 ON-current를 흐르게 하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.105-106
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• 2005

The impact ionization MOS (I-MOS) transistor with 50nm channel length is presented by using 2-D device simulator ISE-TCAD. The subthreshold slope cannot be steeper than kT/q since the subthreshold conduction is due to diffusion current. As MOSFETs are scaled down, this problem becomes significant and the subthreshold slope degrades which leads an increase in the off-current and off-state power dissipation. The I-MOS is based on a gated p-i-n structure and the subthreshold conduction is induced by impact ionization. The simulation results show that the subthreshold slope is 11.7 mV/dec and this indicates the I-MOS improves the switching speed and off-state characteristics.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.47-48
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• 2006

In this paper, intrinsic n channel MOSFETs with external parasitic components are modeled. Using sensitivity analysis, effective parasitic components are tested and the optimized model is extracted. The extracted model is fitted to the measured S-parameters with different channel width. Based on this methodology, this method, external parasitic components that affect MOSFET operations can be analyzed and modeled.

• 한국정보전자통신기술학회논문지
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• 제16권4호
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• pp.173-179
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• 2023

본 논문에서는 4세대 VNAND 공정으로 만들어진 Peri 소자의 스트레스 영역 별 time-dependent dielectric breakdown(TDDB) 열화 메커니즘을 분석하고, 기존의 수명 예측 모델보다 더 넓은 신뢰성 평가 영역에서 신속성과 정확성을 향상시킬 수 있는 수명 예측 보완 모델을 제시하였다. SiON 절연층 nMOSFET에서 5개의 Vstr 조건에 대해 각 10번의 constant voltage stress(CVS) 측정 후, stress-induced leakage current(SILC) 분석을 통해 저전계 영역에서의 전계 기반 열화 메커니즘과 고전계 영역에서의 전류 기반 열화 메커니즘이 주요함을 확인하였다. 이후 Weibull 분포로부터 time-to-failure(TF)를 추출하여 기존의 E-모델과 1/E-모델의 수명 예측 한계점을 확인하였고, 각 모델의 결합 분리 열화 상수(k)를 추출 및 결합하여 전계 및 전류 기반의 열화 메커니즘을 모두 포함하는 병렬식 상호보완 모델을 제시하였다. 최종적으로 실측한 TDDB 데이터의 수명을 예측할 시, 기존의 E-모델과 1/E-모델에 비해 넓은 전계 영역에서 각 메커니즘을 모두 반영하여 높은 스트레스에서 신속한 신뢰성 평가로 더 정확한 수명을 예측할 수 있음을 확인하였다.

• Transactions on Electrical and Electronic Materials
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• 제18권5호
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• pp.253-256
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• 2017

A thin Te interlayer was applied to a Ni/n-InGaAs contact to reduce the contact resistance between Ni-InGaAs and n-InGaAs. A 5-nm-thick Te layer was first deposited on a Si-doped n-type $In_{0.53}Ga_{0.47}As$ layer, followed by in situ deposition of a 30-nm-thick Ni film. After the formation of the Ni-InGaAs alloy by rapid thermal annealing at $300^{\circ}C$ for 30 s, the extracted specific contact resistivity (${\rho}_c$) reduced by more than one order of magnitude from $2.86{\times}10^{-4}{\Omega}{\cdot}cm^2$ to $8.98{\times}10^{-6}{\Omega}{\cdot}cm^2$ than that of the reference sample. A thinner Ni-InGaAs alloy layer with a better morphology was obtained by the introduction of the Te layer. The improved interface morphology and the graded Ni-InGaAs layer formed at the interface were believed to be responsible for ${\rho}_c$ reduction.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.581-582
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• 2006

In this paper, we investigate three different types of multi-fingered layout nMOSFET devices with varying $W_f$(unit finger width) and $N_f$(number of finger). Using layout modification, we improve $f_T$(current gain cutoff frequency) value of 15GHz without scaling down, and moreover, we decrease $NF_{min}$(minimum noise figure) by 0.23dB at 5GHz. The RF noise can be reduced by increasing $f_T$, choosing proper finger width, and reducing the gate resistance. For the same total gate width using multi-fingered layout, the increase of finger width shows high $f_T$ due to the reduced parasitic capacitance. However, this does not result in low $NF_{min}$ since the gate resistance generating high thermal noise becomes larger under wider finger width. We can obtain good RF characteristics for MOSFETs by using a layout optimization technique.

• 전기학회논문지
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• 제66권3호
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• pp.540-544
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• 2017

In this study, we analyzed the effects of TID(Total Ionizing Dese) and TREE(Transient Radiation Effects on Electronics) on nMOSFET and pMOSFET fabricated by 0.18um CMOS process. The size of nMOSFET and pMOSFET is 100um/1um(W/L). The TID test was conducted up to 1 Mrad(Si) with a gamma-ray(Co-60). During the TID test, the nMOSFET generated leakage current proportional to the applied dose, but that of the pMOSFET was remained in a steady state. The TREE test was conducted at TEST LINAC in Pohang Accelerator Laboratory with a maximum dose-rate of $3.16{\times}10^8rad(si)/s$. In that test nMOESFET generated a large amount of photocurrent at a maximum of $3.16{\times}10^8rad(si)/s$. Whereas, pMOSFETs showed high TREE immunity with a little amount of photocurrent at the same dose rate. Based on the results of this experiment, we will progress the research of the radiation hardening for CMOS unit devices.

• 한국진공학회지
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• 제19권1호
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• pp.14-21
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• 2010

Ge은 Si에 비하여 높은 이동도를 갖기 때문에 차세대 고속 metal oxide semiconductor field effect transistors (MOSFETs) 소자를 위한 channel 물질로서 각광받고 있다. 그러나 화학적으로 안정한 게이트 산화막의 부재는 MOS 소자에 Ge channel의 사용에 주요한 장애가 되어왔다. 특히, Ge 기판 위에 고품질의 계면 특성을 갖는 게이트 절연막의 제조는 필수 요구사항이다. 본 연구에서, $HfO_xN_y$ 박막은 Ge 기판 위에 플라즈마 원자층 증착법(plasma-enhanced atomic layer deposition, PEALD)을 이용하여 증착되었다. 플라즈마 원자층 증착공정 동안에 질소는 질소, 산소 혼합 플라즈마를 이용한 in situ 질화법에 의하여 첨가되었다. 산소 플라즈마에 대한 질소 플라즈마의 첨가로 성분비를 조절함으로써 전기적 특성과 계면 성질을 향상시키는데 초점을 맞추어서 연구를 진행하였다. 질소 산소의 비가 1：1이었을 때, EOT의 값의 10% 감소를 갖는 고품질의 소자특성을 보여주었다. X-ray photoemission spectroscopy (XPS)와 high resolution transmission electron microscopy (HR-TEM)를 사용하여 박막의 화학적 결합 구조와 미세구조를 분석하였다.