• 전기전자학회논문지
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• 제13권2호
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• pp.118-125
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• 2009

통신시스템에서 데이터 전송이 고속으로 이루어지면서, 하드웨어의 복잡성, 전력소모, 가격 등의 이유로 클럭을 제외한 데이터만 수신단으로 보내는 방식이 사용되어지고 있다. 따라서, 고속으로 수신된 데이터에서 클럭 신호를 추출하는 것이 필요하며, 추출된 클럭을 이용하여 데이터를 복원하는 클럭/데이터 복원회로(CDR)에 관한 연구가 활발히 이루어지고 있다. 본 논문에서는 0.18um CMOS 공정을 이용하여 10Gbps CDR 회로를 설계하였다. 전력소모와 회로의 복잡도를 줄이기 위해 quarter-rate bang-bang 유형의 위상 검출기를 사용하였으며, 지터 특성 향상을 위해 LC 유형의 4단 VCO를 사용하였다. 모의실험 결과, 설계된 CDR 회로는 1.8V 전원전압에서 80mW의 전력을 소모하며, 2.2ps,pp의 클럭 지터 특성을 보인다. 패드를 제외한 칩 레이아웃 면적은 1.26mm$\times$1.05mm이다.

• 전자공학회논문지SC
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• 제46권1호
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• pp.68-75
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• 2009

본 논문에서는 이중 보간 방식을 기반으로 1/4-rate 클록을 이용하는 효율적인 CDR을 제안하였다. 제안한 CDR은 다채널 송수신기에서 다중 위상 클록을 이용하여 클록 주파수를 줄일 경우 필요한 클록의 수가 증가하여 이들 클록을 공급할 때 소모되는 전력과 하드웨어적 부담이 증가한다는 단점을 극복하는 것을 목표로 설계되었다. 이를 위해 1/2-rate 클록 방식과 동일한 공급 클록 수를 유지하면서 각각의 복원부에서 추가로 필요한 클록을 플립플롭을 이용하지 않고 인버터만으로 생성하였다. 이로 인해 보다 높은 전송률의 요구 시 장애 요인 중 하나인 클록 생성기의 주파수를 낮추어 고속 전송을 가능케 하였으며, 공급 클록의 수를 증가시키지 않고 1/4-rate 주파수의 클록을 이용함으로써 CDR을 저전력화하였다.

• 센서학회지
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• 제12권4호
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• pp.191-197
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• 2003

최근 인터넷 사용의 증가로 인한 데이터 전송이 급속히 증가하고 있고, 이러한 전송을 위해 광섬유가 주로 사용되고 있다. 장거리 통신을 통한 신호의 감쇄 및 왜곡을 보정하기 위하여 보통 광신호를 전기적인 신호로 변환하여 신호를 재생한다. 이러한 광신호는 포토 다이오드를 통하여 전기적인 신호로 바꾸어지는데, 광신호의 정확한 클락과 데이터를 추출하는 과정은 필수적이다. 본 연구에서는 광대역의 광신호 클락과 데이터의 복원에 쓰이는 클락-데이터 복원회로(CDR)를 1.8V $0.18\;{\mu}m$ CMOS공정을 이용하여 설계하였다. 이 CDR 회로는 위상고정 루프를 사용한 회로로서 개선된 위상비교기 및 전하 펌프를 사용하였다. 특히 설계된 CDR은 광대역 링 발진기를 사용함으로서 750 Mb/s에서 2.85 Gb/s의 다중속도를 가진 데이터의 클락과 데이터의 복원이 가능하다.

• 한국전자통신학회논문지
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• 제9권12호
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• pp.1345-1352
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• 2014

최근에 SoC 버스구조의 대안으로 NoC가 대두되고 있으며, NoC에서 다중클럭이 사용되어 클럭의 주파수는 같지만 clock skew 등으로 인한 위상차이가 발생하므로 데이터 전송 시에 클럭에 대한 동기회로가 사용되고 있다. 본 논문에서는 NoC 클럭의 위상차가 발생하는 경우 데이터의 손실이 발생할 수 있는 불안정상태 (metastability)를 정의하고 분석한다. 180nm CMOS 공정 파라미터를 사용하여 래치와 플립플롭을 설계하고, 1GHz 클럭을 사용하여 모의실험을 수행하였다. 모의실험 결과에서 출력에 로직 1과 0이 아닌 중간 값을 가지는 불안정상태를 래치와 플립플롭에서 확인하였다. 그리고 불안정상태 값이 상당히 긴 시간 동안 존재하여 온도, 공정변수, 전원 크기 등의 주변 환경에 의하여 출력 값이 변할 수 있어 입력값을 손실할 수 있다는 것을 확인하였으며, 이러한 결과는 NoC에서 위상차 동기회로 설계 시에 유용하게 사용될 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.1-8
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• 2005

System-on-glass를 위해 poly-Si TFT로 면적이 작으면서도 리플전압을 최소화한 DC-DC 전압 변환회로를 개발하였다. 전압 변환회로는 전하 펌핑 회로, 문턱전압 변화를 보상한 비교기, 오실레이터, 버퍼, 다중 위상 클럭을 만들기 위한 지연 회로로 구성된다. 제안한 다중 위상 클럭킹을 적용함으로써 클럭 주파수 또는 필터링 캐패시터의 증가 없이도 낮은 출력 리플전압을 얻음으로써 DC-DC 변환기의 면적을 최소화 하였다. 제안한 DC-DC 변환회로를 제작하여 측정한 결과 $R_{out}=100k\Omega,\;C_{out}=100pF$, 그리고 $f_{clk}=1MHz$에서 Dickson 구조와 기존의 cross-coupled 구조에서의 리플전압은 각각 590mv와 215mv인 반면 4-위상 클럭킹을 적용한 구조에서는 123mV이다. 그리고 50mV의 리플전압을 가지기 위해 필요한 필터링 캐패시터의 크기는 $I_{out}=100uA$와 $f_{clk}=1MHz$에서 Dickson 구조와 기존의 cross-coupled 구조에서는 각각 1029pF와 575pF인 반면 4-위상과 6-위상 클럭킹을 적용한 구조에서는 단지 290pF와 157pF만이 각각 요구된다. 구조별 효율로는 Dickson 구조의 전하 펌프에서는 $59\%$, 기존의 cross-coupled 구조와 본 논문에서 제안한 4-위상을 적용한 cross-coupled 구조의 전하 펌프에서는 $65.7\%$와 $65.3\%$의 효율을 각각 가진다.

• 한국통신학회논문지
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• 제21권12호
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• pp.3235-3245
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• 1996

이산스펙트럽(Spread Spectrum) 통신 시스템에 사용되는 DDFS(Direct Digital Frequency Synthesizer)는 짧은 천이시간과 광대역의 특성을 요구하고, 전력소모도 적어야 한다. 이를 위해서 본 연구의 DDFS는 파이프라인 구조의 위상 가산기와 4개의 sine ROM을 병렬로 구성하여, 단일 sine ROM으로 구성된 DDFS에 비해 처리 속도를 4배 개선하였다. 위상 가산기의 위상 잘림으로 나빠지는 스펙트럼 특성은 위상 가산기 구조와 같은 잡음 정형기를 사용하여 보상하였고, 잡음 정형기의 출력 중 상위 8-bit만을 sine ROM의 어드레스로 사용하였다. 각각의 sine ROM은 사인 파형의 대칭성을 이용하여, 0 ~ $\pi$/2 사인 파형의 위상, 진폭 정보를 저장함으로 0 ~ 2$\pi$ 사인 파형의 정보를 갖는 sine ROM에 비해 크기를 크게 줄였고, 어드레스의 상위 2-bit를 제어 비트로 사용하여 2$\pi$의 사인 파형을 조합했다. 입력 클럭을 1/2, 1/4로 분주하여, 1/4 주기의 낮은 클럭 주파수로 대부분의 시스템을 구동하여, 소비 전력을 감소시켰다. DDFS 칩은 $0.8{\mu}$ CMOS 표준 공정의 게이트 어레이 기술을 이용ㅇ하여 구현하였다. 측정 결과 107MHz의 구동 클럭에서 안정하게 동작하였고, 26.7MHz의 최대 출력 주파수를 발생시켰다. 스펙트럼 순수도(Spectral purity)는 -65dBc이며, tuning latency는 55 클럭이다. DDFS칩의 소비 전력은 40MHz의 클럭 입력과 5V 단일 전원을 사용하였을 때 276.5mW이다.

• 한국항행학회논문지
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• 제13권2호
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• pp.178-186
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• 2009

SBAS(Satellite Based Augmentation System) 시스템에서는 GNSS 사용자들의 위치 정확도 향상을 위해 위성궤도 및 시계보정정보를 제공하고 있는데, 본 논문에서는 이러한 보정정보의 정확도에 대해 분석하였다. IGS(International GNSS Service)에서 제공하는 GPS 위성의 정밀궤도력을 참값으로 가정하고, 그에 대한 오차를 이용하여 정확도를 분석/수행하였다. 이때 IGS 정밀궤도력과의 정확한 비교를 위해 GPS 위성에 대한 안테나 위상중심 편차와 P1-C1 편이를 고려하였다. SBAS 위성궤도 및 시계보정 정보로는 미국의 WAAS와 일본의 MSAS 보정정보를 이용하였다. 정확도 분석을 통해 SBAS에서 제공하는 위성궤도 보정정보와 위성시계 보정정보가 상당한 상관관계를 가지고 있음을 확인하였다. 또한 보정정보의 정확도는 SBAS 시스템의 지상 네트워크 크기와 위성의 궤적에 영향을 받는 것을 확인하였다.

• 대한전자공학회논문지TE
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• 제39권3호
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• pp.1-7
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• 2002

본 논문에서는 다중 PFD(Phase Frequency Detector)와 적응 전하펌프 회로를 설계하여 지터 잡음 특성과 주파수 획득 과정을 향상시킨 새로운 PLL 클럭 발생기를 제안한다. 기존의 PLL은 넓은 데드존과 듀티 사이클 특성을 갖고 있기 때문에 지터잡음을 발생하고, 긴 지연시간 때문에 고속 동작에는 부적합하다. 본 논문에서는 이러한 문제를 해결하기 위하여, TSPC(True Single Phase Clocking) 회로를 이용하여 다중 구조를 갖는 PFD를 설계하였다. 데드존 특성, 듀티 사이클의 제한조건을 개선할 수 있도록 회로를 설계하였으며, 탁월한 지터잡음 성능을 향상시킬 수 있었다. 또한 적응 전하펌프 회로를 사용하여 PLL을 설계하였으며 루프필터의 전하펌프 전류를 증가시킴으로써 주파수 획득 특성을 개선 할 수 있었다. Hspice 시뮬레이션을 수행한 결과, 제안한 PLL은 데드존이 0.01ns 미만이고, 입력신호의 듀티 사이클에 무관하며, 50ns의 빠른 획득시간을 갖는 것을 확인할 수 있었다. 따라서 제안된 회로는 고성능 마이크로프로세서 및 디지털시스템에 적용될 수 있다.

• 전기전자학회논문지
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• 제12권4호
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• pp.246-254
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• 2008

본 논문에서는 멀티 스레드와 듀얼 페이즈 명령어 파이프라인을 가진 4way SIMD 프로세서를 설계하였다. 8개의 스레드가 round-robin 방식으로 실행되어, 해저드를 발생시키지 않는다. 또한 듀얼 페이즈 기능은 1개의 코어가 2개의 프로세서처럼 동작하도록 명령어를 최대 4개를 입력 받아 처리한다. 이 가변 명령어 구조는 1차와 2차 페이즈로 나뉘어 명령어를 수식할 수 있으며, 이 기능을 통해 분기명령이나 어드레싱 명령을 단일 클럭에 수행할 수 있도록 한다. 이 프로세서는 명령어 수행 시간을 일반적인 SIMD 구조에 비하여 50% 이하로 단축시킬 수 있으며, 최대 2배의 성능향상을 보이고 25%까지 코드 크기를 줄일 수 있다..

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.194-198
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• 2003

A 16-bit adiabatic low-power Micro-processor core is designed. The processor consists of control block, multi-port register file and ALU. A simplified four-phase clock generator is designed to provide supply clocks for adiabatic processor. All the clock line charge on the capacitive interconnections is recovered to recycle the energy. Adiabatic circuits are designed based on ECRL(efficient charge recovery logic) and $0.35\mu\textrm$ CMOS technology is used. Simulation results show that the power consumption of the adiabatic Microprocessor core is reduced by a factor of 2.9~3.1 compared to that of conventional CMOS Microprocessor