• 전기전자학회논문지
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• 제26권3호
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• pp.333-340
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• 2022

고전압용 정전기 보호소자인 DDDNMOS(double diffused drain N-type MOSFET) 소자의 더블 스냅백 방지를 위한 최적의 이온주입 조건을 결정하기 위해 공정 및 소자 시뮬레이션이 수행되었다. HP-Well, N^- 드리프트 및 N⁺ 드레인 이온주입량의 변화가 더블 스냅백 및 애발란치 브레이크다운 전압에 미치는 영향을 고찰함으로써 더블 스냅백을 방지하여 정전기 보호 성능 개선할 수 있었다. HP-Well 영역보다는 N^- 드리프트 영역의 이온주입 농도를 최적으로 설계할 경우, 1차 on 상태에서 2차 on 상태로 전이하는 것을 막아주므로 비교적 양호한 정전기 보호 성능을 얻을 수 있었다. 또한 드리프트 이온주입 농도는 누설전류 및 애발란치 브레이크다운 전압에도 영향을 미치므로 동작전압이 30V보다 큰 공정기술에서는 DPS와 같은 새로운 구조를 적용하거나, 대안으로 여러 공정 변수들을 종합(colligation)하여 적용할 경우 향상된 정전기 보호 성능을 실현할 수 있을 것이다.

• 한국위성정보통신학회논문지
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• 제8권2호
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• pp.36-43
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• 2013

본 논문에서는 고전압에서 동작하는 DDIC(display driver IC) 칩의 정전기 보호소자로 사용되는 GG_EDNMOS 소자의 고전류 특성 및 더블 스냅백 메커니즘이 분석되었다. 이온주입 조건을 달리하는 매트릭스 조합에 의한 수차례의 2차원 시뮬레이션 및 TLP 특성 데이타를 비교한 결과, BJT 트리거링 후에 더블 스냅백 현상이 나타났으나 웰(well) 및 드리프트(drift) 이온주입 조건을 적절히 조절함으로써 안정적인 ESD 보호성능을 얻을 수 있었다. 즉, 최적의 백그라운드 캐리어 밀도를 얻는 것이 고전압 동작용 정전기보호소자의 고전류 특성에 매우 중요한 영향을 주는 임계인자(critical factor)임을 알 수 있었다.

• 한국위성정보통신학회논문지
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• 제7권2호
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• pp.18-24
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• 2012

본 논문에서는 ESD 방지를 위한 최적 방법론에 목표하여 확장된 드레인을 갖는 EDNMOS 소자의 더블 스냅백 현상 및 백그라운 도핑 농도 (BDC)의 영향을 조사하였다. 고전류 영역에서 낮은 BDC를 가진 EDNMOS 소자는 강한 스냅백으로 인해 취약한 ESD 성능과 높은 래치업 위험을 가지게 되나, 높은 BDC를 가진 EDNMOS 소자는 스냅백을 효과적으로 방지할 수 있음을 알 수 있었다. 따라서 BDC 제어로 안정적인 ESD 방지 성능과 래치업 면역을 구현할 수 있음을 밝혔다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.97-98
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• 2006

High current behaviors of the grounded gate extended drain N-type metal-oxide-semiconductor field effects transistor (GG_EDNMOS) electro-static discharge (ESD) protection devices are analyzed. Simulation based contour analyses reveal that combination of BJT operation and deep electron channeling induced by high electron injection gives rise to the 2-nd on-state. Thus, the deep electron channel formation needs to be prevented in order to realize stable and robust ESD protection performance. Based on our analyses, general methodology to avoid the double snapback and to realize stable ESD protection is to be discussed.

• 한국위성정보통신학회논문지
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• 제9권2호
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• pp.12-17
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• 2014

본 논문에서는 고전압에서 동작하는 마이크로칩의 안정하고 튼튼한 정전기 보호 성능을 구현하기 위해 이중 극성 소오스를 갖는 DPS_EDNMOS 변형소자가 제안되었다. 제안된 DPS는 N+ 소오스로 부터 전자 풍부 영역이 측면 확산되는 것을 방지하기 위해 N+ 소오스 측에 P+ 확산층을 의도적으로 삽입한 구조이다. 시뮬레이션 결과에 의하면 삽입된 P+ 확산층은 고전자 주입에 의해 발생하는 깊은 전자채널의 형성을 효과적으로 막아주고 있음을 알 수 있었다. 따라서 종래의 EDNMOS 표준소자에서 문제시 되었던 더블 스냅백 현상을 해결할 수 있었다.

• 전기전자학회논문지
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• 제25권2호
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• pp.280-284
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• 2021

본 논문에서는 스냅백 특성을 개선시키기 위해 일반적인 SCR의 구조적 변경 및 Stack 기술을 적용한 새로운 구조의 ESD 보호회로를 제안한다. 펜타-웰과 더블 트리거를 이용한 구조에 대한 전기적 특성을 분석하고 Stack 구조를 적용해 트리거 전압과 홀딩 전압을 개선하였다. 시뮬레이션을 통한 전자 전류와 총 전류 흐름을 분석 하였다. 이를 통해 레치-업 면역 특성과 우수한 홀딩전압 특성을 확인 하였다. 제안된 ESD 보호회로의 전기적 특성은 TCAD 시뮬레이터를 통해 구조를 형성하고 HBM 모델링을 통해 분석 하였다.

• 한국위성정보통신학회논문지
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• 제11권4호
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• pp.27-32
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• 2016

종래의 이중 확산된 드레인을 갖는 n형 MOSFET(DDD_NMOS) 소자는 매우 낮은 스냅백 홀딩 전압을 갖는 SCR 특성을 나타내므로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나, 본 연구에서 제안하는 counter pocket source (CPS) 구조를 갖도록 변형된 DDD_NMOS 구조의 SCR 소자는 종래의DDD_NSCR_Std 표준소자에 비해 스냅백 홀딩 전압과 온-저항을 증가시켜 우수한 정전기 보호 성능과 높은 래치업 면역 특성을 얻을 수 있는 것으로 확인되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 추계학술대회 논문집 전기물성,응용부문
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• pp.97-98
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• 2006

High current behaviors of extended drain n-type metal-oxide-semiconductor field effects transistor (EDNMOS) with double polarity source (DPS) for electrostatic discharge (ESD) protection are analyzed. Simulation based contour analyses reveal that combination of bipolar junction transistor operation and deep electron channeling induced by high electron injection gives rise to the second on-state. Therefore, the deep electron channel formation needs to be prevented in order to realize stable and robust ESD protection performance. Based on our analyses, general methodology to avoid the double snapback and to realize stable ESD protection is to be discussed.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.1-6
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• 2008

고전압 MOSFET에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 파워 클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 Drain-Extended PMOS를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 래치업의 위험을 피하기 위해 소자가 스냅백이 일어나지 않는 영역으로 동작 영역을 제한하였다. $0.35\;{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작된 칩을 측정한 결과를 통해 제안된 기존의 gate-driven 구조의 LDMOS(Lateral Double-Diffused MOS)를 사용한 ESD 파워 클램프에 비해 500% 성능향상(강인성)이 있게 된 것을 알 수 있다.