• 대한전자공학회논문지SD
• /
• 제41권3호
• /
• pp.65-70
• /
• 2004

최근 하나의 칩에 여러 개의 코어들로 구성된 SOC(System on Chip) 테스트 비용의 증가로 인해 SOC 테스트에 있어서 재사용 방법론과 효율적인 테스트 방법의 중요성이 더욱 커지게 되었다. SOC 테스트의 일반적인 문제는 TAM(Test Access Mechanism)의 구조 설계와 테스트 코어 wrapper의 최적화, 테스트 스케줄링이 있다. 이러한 SOC 테스트의 목표는 테스트 시간과 하드웨어 오버헤드의 최소화이다. 이를 위해서 코어 내부의 스캔 체인과 입출력을 보다 균형 있게 배분하여 더 적은 테스트 시간과 TAM 너비를 사용하도록 테스트 시간과 하드웨어 오버헤드를 동시에 고려하여 설계하는 것이 중요하다. 본 논문에서는 SOC 테스트를 위한 비용을 줄일 수 있는 코어 테스트 wrapper 설계 기법을 제안한다. 본 논문의 제안 기법은 기존의 기법들의 장점을 취하고 단점을 보완함으로써 보다 적은 테스트 시간과 하드웨어 오버헤드를 가진다. 이를 입증하기 위해서 ITC'02 SOC 테스트 벤치마크 회로를 이용하여 실험을 하였다.

• 한국정보과학회논문지:시스템및이론
• /
• 제31권3_4호
• /
• pp.160-169
• /
• 2004

IC 집적기술이 고도로 발달하면서 출현한 SOC(System On a Chip)는 미리 설계된 코어를 재 사용하는 모듈러 기법을 회로 설계 과정에 도입시켰고, 따라서 테스트 설계에도 모듈러 기법이 도입되었다. 이러한 SOC 테스트에 소요되는 비용의 최소화를 위해서는, SOC 테스트 구조의 핵심 구성요소인 코어 테스트 wrapper의 테스트 시간과 테스트 면적을 동시에 최적화시킬 수 있는 설계 기법이 필요하다. 본 논문에서는 최소 비용의 SOC 테스트를 위한 효율적인 코어 테스트 Wrapper 설계 기법을 제안한다. 본 논문에서 제안하는 기법은 기존의 기법들이 각기 가지고 있는 장점들을 하나로 취합하고 더욱 발전시킴으로써 필드에서 실재적으로 사용될 수 있는 효율적인 코어 테스트 wrapper 설계 기법이다.

• 한국콘텐츠학회논문지
• /
• 제5권1호
• /
• pp.229-236
• /
• 2005

System-On-a-Chip(SOC)을 테스트하는 동안에 요구되는 테스트 시간과 전력소모는 SOC내의 IP 코어의 개수가 증가함에 따라서 매우 중요하게 되었다. 본 논문에서는 수정된 스캔 래치 재배열을 사용하여 scan-in 전력소모와 테스트 데이터의 양을 줄일 수 있는 새로운 알고리즘을 제안한다. 스캔 벡터 내의 해밍거리를 최소화하도록 스캔 래치 재배열을 적용하였으며 스캔 래치 재배열을 하는 동안에 스캔 벡터 내에 존재하는 don't care 입력을 할당하여 저전력 및 테스트 데이터 압축을 하였으며 ISCAS 89 벤치마크 외호에 적용하여 모든 경우에 있어서 테스트 데이터를 압축하고 저전력 스캔 테스팅을 구현하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
• /
• pp.208-210
• /
• 2003

본 논문은 SOC 내에 존재하는 코아들을 테스트하는 과정에서 개별 코아들의 테스트 조건을 기반으로 한 스케듈링을 통해 최적의 Test ing time을 구하는 연구이다. SOC 내에 존재하는 코아들은 주어지는 TAM(Test Access Mechanism) Width에 따라 각코아들의 Width가 달라지고, 최대 Width에서 최소 Width(1)까지 각 Width 별로 Testing time을 계산할 수 있다. 코아들의 각 Width 별 Testing time을 기존의 Rectangle Packing Algorithm을 수정, 보완하여 효율적으로 구성한 수정 Rectangle Packing Algorithm에 적응하여 최적의 Testing time을 구하는 것이 본 논문의 목적이다.

• 대한전자공학회논문지SD
• /
• 제41권12호
• /
• pp.83-90
• /
• 2004

본 논문은 SOC의 테스트 데이터 압축과 전력소비를 단축시키기 위한 효율적인 스캔 테스트 방법을 제안한다. 제안된 테스트 방법은 deterministic 테스트 데이터와 그 출력응답을 분석하여 출력응답의 일부분이 차기에 입력될 테스트 데이터로 재사용될 수 있는지를 결정한다. 실험결과, 비압축된 deterministic 입력 테스트 데이터와 그 응답간에 높은 유사도가 있음을 알 수 있다. 제안된 테스트 방법은 ISCAS'89 벤치마크 회로를 대상으로 소요되는 클럭 시간을 기준으로 평균 29.4%의 전력소비단축과 69.7%의 테스트 데이터 압축을 가져온다.

• 대한전자공학회논문지SD
• /
• 제39권12호
• /
• pp.1045-1054
• /
• 2002

System-On-a-Chip(SOC)에 대하여 테스트 데이터 압축 및 저전력 스캔테스팅에 대한 새로운 알고리즘을 제안하였다. 스캔벡터내의 don't care 입력들을 저전력이 되도록 적절하게 값을 할당하였고 높은 압축율을 갖도록 적응적 인코딩을 적용하였다. 또한 스캔체인에 입력되는 동안 소모되는 scan-in 전력소모를 최소화하도록 스캔벡터의 입력 방향을 결정하였다. ISCAS 89 벤치마크 회로에 대하여 실험한 결과는 평균전력 소모는 약 12% 감소되었고 압축율은 약 60%가 향상됨을 보였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제15권3호
• /
• pp.397-403
• /
• 2015

This paper presents a new SOC test compression scheme in Embedded Deterministic Test (EDT) compression environment. Compressed test data is brought over the TAM from the tester to the cores in SOC and decompressed in the cores. The proposed scheme allows cores tested at the same time to share some test channels. By sharing free variables in these channels across test cubes of different cores decompressed at the same time, high encoding efficiency is achieved. Moreover, no excess control data is required in this scheme. The ability to reuse excess free variables eliminates the need for high precision in matching the number of test channels with the number of care bits for every core. Experimental results obtained for some SOC designs illustrate effectiveness of the proposed test application scheme.

• 대한전자공학회논문지SD
• /
• 제43권10호
• /
• pp.140-150
• /
• 2006

본 논문은 SOC 내부의 다양한 코어들을 효율적으로 테스트하기 위한 하드웨어 구조에 초점을 두고 있다. 기존의 한 번에 한 개의 코어만을 순차적으로 테스트하는 방식은 많은 테스트 시간을 요구한다. 이를 보완하고자 본 논문에서는 병렬적으로 여러 코어를 테스트할 수 있는 S-TAM 구조 및 컨트롤러를 제안한다. S-TAM 구조는 테스트 버스 공유 방식을 이용하여 브로드캐스트 방법을 지원하며 이를 기반으로 하여 임의의 코어만을 선택적으로 테스트할 수도 있다. 이뿐 아니라 S-TAM 컨트롤러는 IEEE 1149.1 및 IEEE 1500 등과 같은 서로 상이한 테스트 기반을 통해 구현된 다양한 코어들을 동시에 제어함으로써 효과적인 SOC 테스트를 가능하게 한다.

• 한국정보과학회논문지:시스템및이론
• /
• 제28권10호
• /
• pp.541-547
• /
• 2001

코이를 기초로 설계된 칩을 테스팅 하기 위해서는 각 코어로의 테스트 데이터 접근을 위해 완전히 분리 링 필요하다. 부분 분리 링은 코어를 둘러싸고 있는 분리 링의 크기를 줄이고 분리 링으로써의 역할을 모두 수행한다. 본 논문에서는 기존의 방법들보다 부분 분리 링의 크기를 더욱 작게 하고 해법을 찾는 데 걸리는 시간보다 줄일수 있는 효율적인 방법을 제시한다. 이를 위해 테스트 가능도에 기반을 둔 효율적인 순위 결정 기법을 적용하였으며 SOC 테스팅의 특성을 살린 정렬 기법을 적용하였다. 실험결과에서 기존의 방법들보다 본 논문에 제시된 방법이 실제로 유용하다는 것을 보여준다.

• Journal of information and communication convergence engineering
• /
• 제9권6호
• /
• pp.729-732
• /
• 2011

Power consumption during testing System-On-Chip (SOC) is becoming increasingly important as the IP core increases in SOC. We present a new algorithm to reduce the scan-in power using the modified scan latch reordering and clock gating. We apply scan latch reordering technique for minimizing the hamming distance in scan vectors. Also, during scan latch reordering, the don't care inputs in scan vectors are assigned for low power. Also, we apply the clock gated scan cells. Experimental results for ISCAS 89 benchmark circuits show that reduced low power scan testing can be achieved in all cases.