• 한국정보통신학회논문지
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• 제14권4호
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• pp.939-947
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• 2010

IEEE 802.11n 무선 랜 표준의 채널 부호화 방법 중 하나인 LDPC(Low-Density Parity-Check) 부호는 오류정정 성능이 매우 우수하나 복호기 회로의 복잡도가 커서 복호성능과 하드웨어 복잡도 사이의 trade-off 관계를 고려한 설계가 중요하다. 본 논문에서는 최소합 알고리듬(Min-Sum Algorithm; MSA) 기반 LDPC 복호기에서 LLR(Log-Likelihood Ratio) 근사화가 복호성능에 미치는 영향을 분석하고, 이를 통해 LDPC 복호기의 최적 설계조건을 도출하였다. IEEE 802.11n 무선 랜 표준의 블록길이 1,944 비트, 부호화율 1/2의 LDPC 패리티 검사 행렬과 최소합 기반의 반복복호 알고리듬을 적용하여 LLR 근사화에 따른 비트오율(BER) 성능을 분석하였다. $BER=10^{-3}$에 대해 LLR 비트 폭 (6,4)와 (7,5)의 $E_b/N_o$는 0.62 dB의 차이를 보였으며, 최대 반복복호 횟수 6과 7에 대한 $E_b/N_o$의 차이는 약 0.3 dB로 나타났다. 시뮬레이션 결과로부터, LLR 근사화 비트 폭이 (7,5)이고 반복복호 횟수가 7인 경우에 가장 우수한 비트오율 성능을 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.415-418
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• 2011

WiMAX, WLAN 등의 무선통신 시스템에 사용되는 LDPC(low-density parity check) 복호기의 핵심 기능블록인 DFU(decoding function unit)의 회로 최적화를 제안한다. 최소합(min-sum) 복호 알고리듬 기반의 DFU는 2의 보수 값과 sign-magnitude 값 사이의 변환이 필요하여 회로가 복잡해진다. 본 논문에서는 sign-magnitude 연산 기반의 DFU를 설계하여 수체계 변환과정을 제거함으로써 회로를 간소화시키고 동작속도를 향상시켰다.

• 한국정보통신학회논문지
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• 제15권2호
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• pp.432-438
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• 2011

IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC(low density parity check) 복호기의 최적 설계조건을 분석하였다. 최소합 알고리듬과 layered 복호방식이 적용된 LDPC 복호기의 고정소수점(fixed-point) 시뮬레이션 모델을 Matlab으로 개발하였다. 고정소수점 시뮬레이션을 통해 복호기 내부 비트 폭, 정수 부분과 소수 부분의 비트 폭에 따른 복호 수렴속도를 분석하여 다중모드 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였으며, 블록길이와 부호율에 따른 복호성능을 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.798-801
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• 2010

본 논문에서는 IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1,296, 1,944)를 지원하는 효율적인 LDPC (Low-Density Parity Check) 복호기 구조를 제안한다. LDPC 복호기의 핵심 블록인 DFU(Decoding Function Unit)의 연산 복잡도와 하드웨어 복잡도를 효율적으로 감소시킬 수 있도록 최소합 알고리듬과 블록직렬 방식의 layered 구조를 적용하였다. 또한 효율적인 다중 블록길이의 구현을 위해 PCM 값을 저장하는 H-ROM의 최적화 방법을 제안하였으며, 이를 통해 ROM의 크기를 약 42% 감소시켰다. 또한, 레이어 간의 효율적인 메모리 읽기/쓰기 방법을 적용하여 복호기 동작을 최적화시켰다.

• 한국항해항만학회지
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• 제29권5호
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• pp.409-413
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• 2005

컨테이너 크레인의 제어방법에 관한 기존 연구는 피제어 변수의 최종목표치의 오차를 최소화하는 목적함수를 사용하여 제어계산을 하였기 때문에 계산에서 얻어진 입력은 실제 운전에 적합하지 않은 과도한 변화를 가지게 되었다. 본 연구에서는 컨테이너 크레인의 비선형 모델을 사용하여 4차 Chevyshev 함수로 근사한 제어입력을 계산하는 새로운 제어계산 방법을 제안하였다. 제어 목적식은 편차의 절대치의 합을 최소화하도록 구성하였고 최적화 계산에는 심플렉스 알고리듬을 활용하였다. 본 제안의 제어방법으로 계산된 제어 입력과 출력을 기존의 제어방식으로 계산된 결과와 비교하여 본 제안의 제어방식의 결과가 기존 제어방식에 비해 안정된 컨테이너 크레인 운전성능을 보였다.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2465-2473
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• 2011

WiMAX, WLAN 등의 무선통신 시스템에 사용되는 LDPC(low density parity check) 복호기의 핵심 기능블록인 DFU(decoding function unit)의 회로 최적화를 제안한다. DFU를 2의 보수 연산 대신에 sign-magnitude 연산 기반으로 설계함으로써 수체계 변환과정을 제거하였으며, 모바일 WiMAX용 다중모드 LDPC 복호기에 사용되는 96개 DFU 배열의 게이트 수를 18% 감소시켰다. 제안된 DFU 구조를 적용하여 모바일 WiMAX 표준을 지원하는 다중모드 LDPC 복호기를 설계하였다. 설계된 LDPC 복호기는 0.18-${\mu}m$ CMOS 셀 라이브러리를 이용하여 50 MHz 클록주파수로 합성한 결과 268,870 게이트와 71,424 비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증 하였다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.921-929
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• 2011

본 논문에서는 모바일 WiMAX용 layered LDPC(low-density parity-check) 복호기의 복호성능 및 복호 수렴속도 분석을 통해 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였다. 최소합 알고리듬과 layered 복호방식을 적용한 LDPC 복호기의 고정소수점 Matlab 모델을 개발하고 시뮬레이션 하였다. IEEE 802.16e 표준에 제시된 블록길이 576, 1440, 2304 비트와 부호율 1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6에 대해 고정소수점 비트 폭, 블록길이, 부호율 등이 복호성능에 미치는 영향을 분석하였으며, 고정소수점 비트 폭이 8 비트 이상이고 정수부분이 5 비트 이상일 때 안정된 복호성능이 얻어짐을 확인하였다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.363-371
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• 2013

본 논문에서는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)과 IEEE 802.11n WLAN 표준의 3가지 블록길이(648, 1296, 1944)에 따른 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중표준 LDPC 복호기를 설계하였다. Layered 복호방식의 블록-시리얼(부분병렬) 구조와 SM(sign-magnitude) 수체계 기반의 DFU(decoding function unit)를 적용하여 하드웨어 복잡도를 최소화시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.13-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 312,000 게이트와 70,000 비트의 메모리로 구현되었고, 100 MHz@1.8V로 동작하여 79~210 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.132-135
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 약 47% 감소시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.