• ETRI Journal
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• 제27권5호
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• pp.628-634
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• 2005

From AC analysis results utilizing a 2-dimensional device simulator, we extracted an AC-equivalent circuit of a grounded-gate NMOS (ggNMOS) electrostatic discharge (ESD) protection device. The extracted equivalent circuit is utilized to analyze the effects of the parasitics in a ggNMOS protection device on the characteristics of a low noise amplifier (LNA). We have shown that the effects of the parasitics can appear exaggerated for an impedance matching aspect and that the noise contribution of the parasitic resistances cannot be counted if the ggNMOS protection device is modeled by a single capacitor, as in prior publications. We have confirmed that the major changes in the characteristics of an LNA when connecting an NMOS protection device at the input are reduction of the power gain and degradation of the noise performance. We have also shown that the performance degradation worsens as the substrate resistance is reduced, which could not be detected if a single capacitor model is used.

• ETRI Journal
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• 제37권1호
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• pp.97-106
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• 2015

In this paper, MOS-triggered silicon-controlled rectifier (SCR)-based electrostatic discharge (ESD) protection circuits for mobile application in 3.3 V I/O and SCR-based ESD protection circuits with floating N+/P+ diffusion regions for inverter and light-emitting diode driver applications in 20 V power clamps were designed. The breakdown voltage is induced by a grounded-gate NMOS (ggNMOS) in the MOS-triggered SCR-based ESD protection circuit for 3.3 V I/O. This lowers the breakdown voltage of the SCR by providing a trigger current to the P-well of the SCR. However, the operation resistance is increased compared to SCR, because additional diffusion regions increase the overall resistance of the protection circuit. To overcome this problem, the number of ggNMOS fingers was increased. The ESD protection circuit for the power clamp application at 20 V had a breakdown voltage of 23 V; the product of a high holding voltage by the N+/P+ floating diffusion region. The trigger voltage was improved by the partial insertion of a P-body to narrow the gap between the trigger and holding voltages. The ESD protection circuits for low- and high-voltage applications were designed using $0.18{\mu}m$ Bipolar-CMOS-DMOS technology, with $100{\mu}m$ width. Electrical characteristics and robustness are analyzed by a transmission line pulse measurement and an ESD pulse generator (ESS-6008).

• 전기전자학회논문지
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• 제22권4호
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• pp.1202-1205
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• 2018

본 논문에서는 4H-SiC물질 기반으로 제작된 ggNMOS를 제안하고 전기적 특성을 분석하였다. 4H-SiC는 Wide Band-gap 물질로 Si 물질 보다 면적대비 특성과 고전압 특성이 뛰어나 전력반도체 분야에 주목받고 있다. 제안된 소자는 높은 감내 특성과 Strong snapback 특성을 가진다. 공정은 SiC 공정으로 이루어 졌으며 TLP 측정 장비를 통해 전기적 특성을 분석하였다.

• 한국정보전자통신기술학회논문지
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• 제12권2호
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• pp.150-154
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• 2019

In the design of semiconductor integrated circuits, ESD is one of the important issues related to product quality improvement and reliability. In particular, as the process progresses and the thickness of the gate oxide film decreases, ESD is recognized as an important problem of integrated circuit design. Many ESD protection circuits have been studied to solve such ESD problems. In addition, the proposed device can modify the existing SCR structure without adding external circuit to effectively protect the gate oxide of the internal circuit by low trigger voltage, and prevent the undesired latch-up phenomenon in the steady state with high holding voltage. In this paper, SCR-based novel ESD(Electro-Static Discharge) device with the high holding voltage has been proposed. The proposed device has the lower triggering voltage without an external trigger circuitry and the high holding voltage to prevent latch-up phenomenon during the normal condition. Using TCAD simulation results, not only the design factors that influence the holding voltage, but also comparison of conventional ESD protection device(ggNMOS, SCR), are explained. The proposed device was fabricated using 0.35um BCD process and was measured electrical characteristic and robustness. In the result, the proposed device has triggering voltage of 13.1V and holding voltage of 11.4V and HBM 5kV, MM 250V ESD robustness.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.97-98
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• 2006

High current behaviors of the grounded gate extended drain N-type metal-oxide-semiconductor field effects transistor (GG_EDNMOS) electro-static discharge (ESD) protection devices are analyzed. Simulation based contour analyses reveal that combination of BJT operation and deep electron channeling induced by high electron injection gives rise to the 2-nd on-state. Thus, the deep electron channel formation needs to be prevented in order to realize stable and robust ESD protection performance. Based on our analyses, general methodology to avoid the double snapback and to realize stable ESD protection is to be discussed.

• 한국위성정보통신학회논문지
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• 제8권2호
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• pp.36-43
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• 2013

본 논문에서는 고전압에서 동작하는 DDIC(display driver IC) 칩의 정전기 보호소자로 사용되는 GG_EDNMOS 소자의 고전류 특성 및 더블 스냅백 메커니즘이 분석되었다. 이온주입 조건을 달리하는 매트릭스 조합에 의한 수차례의 2차원 시뮬레이션 및 TLP 특성 데이타를 비교한 결과, BJT 트리거링 후에 더블 스냅백 현상이 나타났으나 웰(well) 및 드리프트(drift) 이온주입 조건을 적절히 조절함으로써 안정적인 ESD 보호성능을 얻을 수 있었다. 즉, 최적의 백그라운드 캐리어 밀도를 얻는 것이 고전압 동작용 정전기보호소자의 고전류 특성에 매우 중요한 영향을 주는 임계인자(critical factor)임을 알 수 있었다.

• 전기전자학회논문지
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• 제17권1호
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• pp.77-82
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• 2013

본 논문에서는 인덕터의 흐르는 전류를 감지하여 출력 전압을 일정하게 유지시키는 Peak Current-mode 방식의 DC-DC Buck Converter를 제안하고, 소신호 모델링에 기초하여 Power Stage 설계 방법과 시스템의 안정도를 설계하는 방법을 제안한다. 또한, dc-dc 컨버터의 신뢰성과 성능을 향상시키기 위해 보호회로를 추가하였다. 그리고 정전기 방지를 위하여 ESD 보호회로를 제안하였다. 제안된 보호회로는 게이트-기판 바이어싱 기술을 이용하여 낮은 트리거 전압을 구현하였다. 시뮬레이션 결과는 일반적인 ggNMOS의 트리거 전압(8.2V) 에 비해 고안된 소자의 트리거 전압은 4.1V 으로 더 낮은 트리거 전압 특성을 나타냈다. 본 논문에서 제안하는 회로의 시뮬레이션은 0.35um BCB 공정 파라미터를 이용하였고, Mathworks 사의 Mathlab과 Synopsys 사의 HSPICE 프로그램을 사용하여 검증하였다.

• 대한환경공학회지
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• 제31권4호
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• pp.278-286
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• 2009

본 연구에서는 망간원석을 포함한 4종의 천연망간산화물($NMO_1\;NMO_4$)을 대상으로 물질특성(결정상, 표면형태)과 1-naphthol (1-NP)에 대한 제거반응 특성을 회분식 실험을 통하여 수행하였고, 그 결과를 버네사이트에서의 결과와 비교 분석하였다. 천연망간산화물은 출처에 따라 버네사이트(${\delta}-MnO_2$)외에도 크립토멜란(${\alpha}-MnO_2$), 연망간석(${\beta}-MnO_2$) 등의 다양한 표면 특성을 동시에 가지고 있었으며, 이러한 표면 특성으로 인해 제거효율(제거율, 반응속도) 및 제거반응(흡착 또는 산화-변환제거)에서 차이를 보였다. 특히, $NMO_1$(전해망간산화물)은 버네사이트에 비교해서도 우수한 1-NP의 산화-변환 제거효율을 보임을 알 수 있었다. 망간산화물에 의한 1-NP의 제거는 모두 유사-일차속도 식을 따랐으며, 각 망간산화물의 비표면적으로 표준화하여 얻은 속도상수($k_{surf},\;L/m^2$ min) 값은 $NMO_1(3.31{\times}10^{-3})$>${\delta}-MnO_2(1.48{\times}10^{-3}){\fallingdotseq}NMO_3(1.46{\times}10^{-3})$>$NMO_2(0.83{\times}10^{-3})$>$NMO_4(0.67{\times}10^{-3})$의 순이었다. 또한, 반응후 침전층에 대한 용매추출실험을 통해 평가한 1-NP의 산화-변환 반응효율은 $NMO_1{\fallingdotseq}{\delta}-MnO_2$>$NMO_3$>$NMO_4{\gg}NMO_2$의 순이었으며, 반응산물은 반응여액(상등액)에 대한 HPLC 크로마토그램, UV-vis. 흡광도비($A_{2/4}$, $A_{2/6}$) 분석을 통해 버네사이트에서와 같이 1-napthol의 산화-결합 반응에 의한 것임을 확인하였다. 이상의 결과로부터 본 실험에 사용한 천연망간산화물($NMO_2$ 제외)은 1-NP의 제거에 효과적으로 적용될 수 있으며, 반응효율은 망간산화물의 출처에 따른 표면특성에 따라 차이가 있음을 확인하였다.

• 전기전자학회논문지
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• 제15권4호
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• pp.330-338
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• 2011

본 논문에서는 다중 스위치를 이용한 전류모드 벅-부스트 컨버터의 벅-부스트 컨버터를 제안하였다. 제안한 컨버터는 넓은 출력 전압 범위와 높은 전류 레벨에서 높은 전력 변환 효율을 갖기 위해 PWM 제어법을 이용하였다. 제안한 컨버터는 최대 출력전류 300mA, 입력 전압 3.3V, 출력 전압 700mV~12V, 1.5MHz의 스위칭 주파수, 최대효율 90% 갖는다. 또한, dc-dc 컨버터의 신뢰성과 성능을 향상시키기 위해 보호회로를 추가하였다. 그리고 Deep-submicron 공정 기술을 이용한 ESD 보호회로를 제안하였다. 제안된 보호회로는 게이트-기판 바이어싱 기술을 이용하여 낮은 트리거 전압을 구현하였다. 시뮬레이션 결과는 일반적인 ggnmos의 트리거 전압(8.2V) 에 비해 고안된 소자의 트리거 전압은 4.1V 으로 더 낮은 트리거 전압 특성을 나타냈다.

• 전기전자학회논문지
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• 제17권3호
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• pp.378-384
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• 2013

본 논문에서는 높은 홀딩 전압을 갖는 SCR 기반의 파워 클램프용 ESD 보호회로와 whole-chip ESD 보호를 위한 양 방향성 ESD 보호회로를 제안하였다. 측정 결과, 파워 클램프의 경우 N/P-웰과 P-drift 영역의 길이의 변화에 따른 홀딩 전압의 증가를 확인하였으며 I/O의 경우 5V의 트리거 전압과 3V의 홀딩 전압을 확인하였다. 일반적인 whole-chip ESD 보호회로와 달리, VDD-VSS 모드 뿐만 아니라 PD, ND, PS, NS의 ESD stress mode의 방전 경로를 제공하여 효과적인 보호를 제공하며 최대 HBM 8kV, MM 400V의 감내특성을 가진다. 따라서 제안된 whole-chip ESD 보호회로는 2.5V~3.3V의 공급전원을 가지는 application에 적용 가능하다.