• 한국정보통신학회논문지
• /
• 제13권7호
• /
• pp.1371-1378
• /
• 2009

본 논문에서는 로직 공정 기반의 저전력 eFuse OTP 메모리 셀을 제안하였다. eFuse OTP 메모리 셀은 프로그램과 읽기 모드에 최적화되도록 각각의 트랜지스터를 사용하였으며, WL과 BL의 기생적인 커패시턴스를 줄이므로 읽기 모드에서의 동작 전류를 줄였다. 그리고 저전력, 저면적의 eFuse OTP 메모리 IP 설계를 위하여 비동기식 인터페이스, 분리된 I/O, 디지털 센싱 방식의 BL 감지 증폭기 회로를 사용하였다. 모의실험 결과 읽기 모드에서의 동작전류는 VDD, VIO 각각 349.5${\mu}$A, 3.3${\mu}$A로 나왔다. 그리고 동부하이텍 0.18${\mu}$m generic 공정으로 설계된 eFuse OTP 메모 리 IP의 레이아웃 면적은300 ${\times}$557${\mu}m^2$이다.

• 한국정보통신학회논문지
• /
• 제14권8호
• /
• pp.1877-1886
• /
• 2010

본 논문에서는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로를 설계하였다. 공급전원이 낮아지더라도 외부 프로그램 전원을 사용하여 높은 프로그램 파워를 eFuse (electrical fuse)에 공급하면서 셀의 읽기 전류를 줄일 수 있는 듀얼 포트 eFuse 셀을 제안하였다. 그리고 제안된 듀얼 포트 eFuse 셀은 파워-온 읽기 기능으로 eFuse의 프로그램 정보가 D-래치에 자동적으로 저장되도록 설계하였다. 또한 메모리 리페어 주소와 메모리 액세스 주소를 비교하는 주소 비교 회로는 dynamic pseudo NMOS 로직으로 구현하여 기존의 CMOS 로직을 이용한 경우 보다 레이아웃 면적을 19% 정도 줄였다. 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로는 동부하이텍 $0.11{\mu}m$ Mixed Signal 공정을 이용하여 설계되었으며, 레이아웃 면적은 $249.02{\times}225.04{\mu}m^{2}$이다.

• 한국정보통신학회논문지
• /
• 제16권7호
• /
• pp.1455-1462
• /
• 2012

본 논문에서는 BCD 공정 기반으로 PMIC용 고신뢰성 24비트 듀얼 포트(dual port) eFuse OTP 메모리를 설계하였다. 제안된 dynamic pseudo NMOS 로직회로를 이용한 프로그램 데이터 비교회로는 program-verify-read 모드에서 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력한다. 그래서 한 개의 PFb 핀만 테스트하므로 eFuse OTP 메모리가 정상적으로 프로그램 되었는지를 확인할 수 있다. 그리고 program-verify-read 모드를 이용하여 프로그램된 eFuse 저항의 변동을 고려한 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 회로를 설계하였다. Magnachip $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 eFuse OTP 메모리의 레이아웃 면적은 $289.9{\mu}m{\times}163.65{\mu}m$($=0.0475mm^2$)이다.

• 한국정보통신학회논문지
• /
• 제14권11호
• /
• pp.2541-2547
• /
• 2010

본 논문에서는 대기 상태에서 저전력 eFuse OTP 메모리 IP틀 구현하기 위해 속도가 문제가 되지 않는 반복되는 블록 회로에서 1.2V 로직 트랜지스터 대신 누설 (off-leakage) 전류가작은 3.3V의 MV (Medium Voltage) 트랜지스터로 대체하는 설계기술을 제안하였다. 그리고 읽기 모드에서 RWL (Read Word-Line)과 BL의 기생하는 커패시턴스를 줄여 동작전류 소모를 줄이는 듀얼 포트 (Dual-Port) eFuse 셀을 사용하였다. 프로그램 전압에 대한 eFuse에 인가되는 프로그램 파워를 모의실험하기 위한 등가회로를 제안하였다. 하이닉스 90나노 CMOS 이미지 센서 공정을 이용하여 설계된 512비트 eFuse OTP 메모리 IP의 레이아웃 크기는 $342{\mu}m{\times}236{\mu}m$이며, 5V의 프로그램 전압에서 42개의 샘플을 측정한 결과 프로그램 수율은 97.6%로 양호한 특성을 얻었다. 그리고 최소 동작 전원 전압은 0.9V로 양호하게 측정되었다.

• 한국정보통신학회논문지
• /
• 제16권8호
• /
• pp.1734-1740
• /
• 2012

본 논문에서는 단일전원을 사용하는 PMIC 칩이 패키지 상태에서 eFuse OTP 메모리를 프로그램 가능하도록 스위칭 전류가 작은 FSOURCE 회로를 제안하였다. 제안된 FSOURCE 회로는 non-overlapped clock을 사용하여 short-circuit current를 제거하였으며, 구동 트랜지스터의 ON되는 기울기를 줄여 최대 전류를 줄였다. 그리고 power-on reset 모드동안 eFuse OTP의 출력 데이터를 임의의 데이터로 초기화시키는 DOUT 버퍼 회로를 제안하였다. $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 differential paired eFuse OTP 메모리의 레이아웃 면적은 $381.575{\mu}m{\times}354.375{\mu}m$($=0.135mm^2$)이다.

• 한국정보전자통신기술학회논문지
• /
• 제8권2호
• /
• pp.107-115
• /
• 2015

본 논문에서는 Power IC용 저면적 32비트 differential paired eFuse OTP 메모리를 설계하였다. OTP 메모리 셀 어레이에서 행의 개수가 열의 개수보다 더 작은 경우 eFuse 링크의 프로그램 전류를 공급하는 SL (Source Line) 구동 라인을 열 방향으로 라우팅하는 대신 행 방향으로 라우팅하므로 레이아웃 면적을 많이 차지하는 SL 구동회로의 수를 줄이는 differential paired eFuse 셀 어레이 방식과 코어 회로를 제안하였다. 그리고 blowing되지 않은 eFuse 링크가 EM (Electro-Migration) 현상에 의해 blowing되는 불량을 해결하기 위해 RWL (Read Word-Line) 구동 회로와 BL (Bit-Line) 풀-업 부하회로에 V2V ($=2V{\pm}0.2V$)의 regulation된 전압을 사용하였다. 설계된 32비트 eFuse OTP 메모리의 레이아웃 면적은 $228.525{\mu}m{\times}105.435{\mu}m$으로 기존의 셀 어레이 라우팅을 이용한 IP 크기인 $197.485{\mu}m{\times}153.715{\mu}m$ 보다 20.7% 더 작은 것을 확인하였다.

• 한국정보통신학회논문지
• /
• 제18권8호
• /
• pp.1914-1924
• /
• 2014

본 논문에서는 행의 개수가 열의 개수보다 작은 4행 ${\times}$ 8열의 셀 어레이를 갖는 eFuse OTP IP 설계에서 eFuse의 프로그램 전류를 공급하는 SL 구동 라인을 열 방향으로 라우팅 하는 대신 행 방향으로 라우팅 하므로 레이아웃 면적을 많이 차지하는 SL 구동회로 수를 8개에서 4개로 줄이는 셀 어레이 방식과 코어 회로를 제안하였다. 제안된 셀 어레이 방식과 코어 회로는 32비트 eFuse OTP IP의 레이아웃 면적을 줄였다. 그리고 큰 read 전류에 의해 blowing 되지 않은 eFuse가 EM 현상에 의해 blowing되는 현상을 방지하기 위하여 RWL 구동회로와 BL 풀-업 부하회로에 필요한 V2V($=2V{\pm}10%$) 레귤레이터를 설계하였다. 설계된 4행 ${\times}$ 8열의 32비트 eFuse OTP IP의 레이아웃 면적은 $120.1{\mu}m{\times}127.51{\mu}m$ ($=0.01531mm^2$)로 기존의 eFuse OTP IP의 면적인 $187.065{\mu}m{\times}94.525{\mu}m$ ($=0.01768mm^2$)보다 13.4% 더 작은 것을 확인하였다.

• 한국정보통신학회논문지
• /
• 제17권10호
• /
• pp.2359-2368
• /
• 2013

본 논문에서는 power IC에서 파워가 ON되어있는 동안 입력 신호인 RD(Read) 신호 포트에 glitch와 같은 신호 잡음이 발생하더라도 파워-업(power-up)시 readout된 DOUT 데이터를 유지하면서 다시 읽기 모드로 재진입하지 못하도록 막아주는 IRD(Internal Read Data) 회로를 제안하였다. 그리고 pulsed WL(Word-Line) 구동방식을 사용하여 differential paird eFuse OTP 셀의 read 트랜지스터에 수 십 ${\mu}A$의 DC 전류가 흐르는 것을 방지하여 blowing 안된 eFuse 링크가 EM(Electro-Migration)에 의해 blowing되는 것을 막아주어 신뢰성을 확보하였다. 또한 program-verify-read 모드에서 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력하는 회로를 설계하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 8-비트 eFuse OTP IP의 레이아웃 면적은 $189.625{\mu}m{\times}138.850{\mu}m(=0.0263mm^2)$이다.

• 한국정보통신학회논문지
• /
• 제20권2호
• /
• pp.306-316
• /
• 2016

본 논문에서는 프로그램 선택 소자는 채널 폭이 큰 NMOS (N-channel MOSFET) 트랜지스터 대신 DNW (Deep N-Well) 안에 형성된 채널 폭이 작은 isolated NMOS 트랜지스터의 body인 PW (P-Well)과 source 노드인 n+ diffusion 영역 사이에 형성된 기생하는 접합 다이오드를 사용하는 NMOS-Diode eFuse OTP (One-Time Programmable) 셀을 제안하였다. 제안된 eFuse OTP 셀은 프로그램 모드에서 NMOS 트랜지스터에 형성되는 기생하는 접합 다이오드를 이용하여 eFuse를 blowing 시킨다. 그리고 읽기 모드에서는 접합 다이오드를 이용하는 것이 아니고 NMOS 트랜지스터를 이용하기 때문에 다이오드의 contact voltage 강하를 제거할 수 있으므로 '0' 데이터에 대한 센싱불량을 제거할 수 있다. 또한 읽기 모드에서 채널 폭이 작은 NMOS 트랜지스터를 이용하여 BL에 전압을 전달하므로 OTP 셀의 blowing되지 않은 eFuse를, 통해 흐르는 읽기 전류를 $100{\mu}A$ 이내로 억제하여 blowing되지 않은 eFuse가 blowing되는 문제를 해결할 수 있다.

• 한국정밀공학회:학술대회논문집
• /
• 한국정밀공학회 2013년도 춘계학술대회 논문집
• /
• pp.1259-1260
• /
• 2013