• 대한전자공학회논문지SD
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• 제39권5호
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• pp.54-64
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• 2002

최근 IP 코어를 기반으로 하는 시스템 온 칩은 칩 설계 방식의 새로운 방향을 제시하면서 시스템 온 칩의 테스트가 중요한 문제로 대두되고 있다. 시스템 온 칩을 테스트하는 문제가 전체 코어 기반 설계에 병목 현상으로 작용하지 않게 하기 위해서는 효과적인 테스트 구조와 테스트 방법에 대한 연구가 필수적이다. 본 논문에서는 IEEE 1149.1 경계 주사 구조에 기반을 둔 시스템 온 칩 테스트 구조와 테스트 제어 메커니즘을 제안한다. 본 논문에서 제안하는 테스트 제어 접근 구조는 IEEE P1500에서 제안하는 내장된 코어 테스트표준에 상응하면서도 TAPed core와 Wrapped core 모두에 대해서 테스트 제어가 가능하다. 또한 제안하는 테스트 구조는 시스템 온 칩의 입·출력에 존재하는 TCK, TMS, TDI, TDO에 의해서 완전 제어 가능하므로 상위 수준의 테스트 구조와 계층적 구조를 유지할 수 있다.

• 방송공학회논문지
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• 제21권5호
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• pp.792-802
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• 2016

최근 사용이 늘어나고 있는 멀티밴드 사운드바 설계 시, 설계검증은 시뮬레이션으로 확인이 되지 않거나 되기 힘든 검증요소들이 다수 존재한다. 따라서 본 논문에서는 프로세서 내장 사운드바 SoC를 위한 FPGA 검증시스템을 구현하였다. 이를 통해 설계단계의 시뮬레이션으로 검증할 수 없는 실시간 성능테스트와 청취테스트를 실시간 검증하였다. 즉, 구현된 FPGA 검증시스템을 이용해서 SNR, THD+N, 주파수응답과 같은 정량적 항목들의 측정 및 청취테스트를 시행하였고, 테스트 결과가 설계목표를 만족함을 확인하였다.

• 한국정보과학회논문지:시스템및이론
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• 제34권2호
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• pp.84-92
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• 2007

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.37-44
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• 2006

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 한국콘텐츠학회논문지
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• 제5권1호
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• pp.229-236
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• 2005

System-On-a-Chip(SOC)을 테스트하는 동안에 요구되는 테스트 시간과 전력소모는 SOC내의 IP 코어의 개수가 증가함에 따라서 매우 중요하게 되었다. 본 논문에서는 수정된 스캔 래치 재배열을 사용하여 scan-in 전력소모와 테스트 데이터의 양을 줄일 수 있는 새로운 알고리즘을 제안한다. 스캔 벡터 내의 해밍거리를 최소화하도록 스캔 래치 재배열을 적용하였으며 스캔 래치 재배열을 하는 동안에 스캔 벡터 내에 존재하는 don't care 입력을 할당하여 저전력 및 테스트 데이터 압축을 하였으며 ISCAS 89 벤치마크 외호에 적용하여 모든 경우에 있어서 테스트 데이터를 압축하고 저전력 스캔 테스팅을 구현하였다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.61-68
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• 2008

본 논문에서는 Advanced Microcontroller Bus Architecture(AMBA) 기반 System-on-Chip(SoC) 테스트를 위한 임베디드 코어 테스트 래퍼를 제시한다. IEEE 1500 과의 호환성을 유지하면서 ARM의 Test Interface Controller(TIC)로도 테스트가 가능한 테스트 래퍼를 설계한다. IEEE 1500 래퍼의 입출력 경계 레지스터를 테스트 패턴 입력과 테스트 결과 출력을 저장하는 임시 레지스터로 활용하고 변형된 테스트 절차를 적용함으로써 Scan In과 Scan Out 뿐만 아니라 PI 인가와 PO 관측도 병행하도록 하여 테스트 시간을 단축시킨다.

• 전자공학회논문지
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• 제52권10호
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• pp.47-55
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• 2015

전자 산업의 발달과 함께 많은 전자 제어 장치가 차량 내부에 탑재됨에 따라 차량의 기능을 검증하는 것은 더더욱 어려워지고 있다. 차량의 기능 오작동은 인명손실의 우려가 있기 때문에 차량에 있어서 신뢰성은 무엇보다 중요하게 고려되어야 한다. 본 논문에서는 차량의 신뢰성 향상을 위한 CAN 통신 기반의 고장 진단 플랫폼을 제안한다. 양산 이후에도 독립적인 테스트 경로를 통한 구조적 테스트를 실시함으로써 차량의 신뢰성은 크게 증가할 것이다. 또한, 별도의 테스트 핀이 필요하지 않기 때문에 테스트 비용을 절감할 수 있다.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.39-46
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• 2005

본 논문은 SoC 상에서 정적인 고장 뿐 아니라 동적인 고장도 점검하고 진단할 수 있는 새로운 At-speed Interconnect Test Controller (ASITC)를 소개한다. SoC는 IEEE 1149.1과 P1500 래퍼의 코아들로 구성되고 다중 시스템 클럭에 의해 동작될 수 있으며, 이러한 복잡한 SoC를 테스트하기 위해 P1500 래퍼의 코아를 위한 인터페이스 모듈과 update부터 capture까지 1 시스템 클럭으로 연결선의 지연 고장을 점검할 수 있는 ASITC를 설계하였다. 제안한 ASITC는 FPGA로 구현하여 기능검증을 하였으며 기존의 방식에 비해 테스트 방법이 쉽고, 면적의 오버헤드가 적다는 장점이 있다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.87-95
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• 2004

본 논문에서는 SoC 테스트를 위한 새로운 테스트 데이터 압축 방법을 제안한다. 제안하는 압축 방법은 테스트 데이터 압축을 위해 압축율과 하드웨어 오버헤드를 고려하여 최대 효율을 가지도록 하는데 기초하고 있다. 압축율을 높이기 위해서 본 논문에서는 IR 기법과 MSCIR 압축 코드를 사용하며, 뿐만아니라 이를 위한 사전 작업인 새로운 맵핑 기법 및 테스트 패턴순서 재조합 방법을 제안한다. 기존의 연구와는 달리 CSR 구조를 사용하지 않고 원래의 테스트 데이터를 사용하여 압축하는 방법을 사용한다. 이렇게 함으로써 제안하는 압축 방법은 기존의 연구에 비해 훨씬 높은 압축율을 가지며 낮은 하드웨어 오버헤드의 디컴프레션 구조를 가진다. ISCAS '89 벤치 회로에 대한 기존의 연구와의 비교로서 그 결과를 알 수 있다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.14-19
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• 2008

현대 반도체의 소형화 및 고성능화로 인해 반도체 테스팅 분야는 다양한 문제점에 봉착하고 있다. 이중 연결선에 대한 signal integrity 문제는 SoC와 같은 고집적 회로에서 반드시 해결해야할 문제이다. 본 논문에서는 연결선의 signal integrity 테스트를 위한 효과적인 테스트 패턴 적용 방안을 제안한다. 제안하는 테스트 패턴은 경계 주사 구조를 통해 적용 가능하며, 상당히 짧은 테스트 시간으로 매우 효과적인 테스트를 수행할 수 있다.