Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

An Efficient Test Access Mechanism for System On a Chip Testing

시스템 온 칩 테스트를 위한 효과적인 테스트 접근 구조

  • Song, Dong-Seop (Dept.of Electric Electronics Engineering, Yonsei University) ;
  • Bae, Sang-Min (Dept.of Electric Electronics Engineering, Yonsei University) ;
  • Gang, Seong-Ho (Dept.of Electric Electronics Engineering, Yonsei University)
  • 송동섭 (연세대학교 전기전자 공학과) ;
  • 배상민 (연세대학교 전기전자 공학과) ;
  • 강성호 (연세대학교 전기전자 공학과)
  • Published : 2002.05.01
Download PDF
⟨ Previous Next ⟩

Abstract

Recently System On a Chip(SoC) design based on IP cores has become the trend of If design To prevent the testing problem from becoming the bottleneck of the core-based design, defining of an efficient test architecture and a successful test methodology are mandatory. This paper describes a test architecture and a test control access mechanism for SoC based on IEEE 1149.1 boundary,scan. The proposed SoC test architecture is fully compatible with IEEE P1500 Standard for Embedded Core Test(SECT), and applicable for both TAPed cores and Wrapped cores within a SOC with the same test access mechanism. Controlled by TCK, TMS, TDI, and TDO, the proposed test architecture provides a hierarchical test feature.

최근 IP 코어를 기반으로 하는 시스템 온 칩은 칩 설계 방식의 새로운 방향을 제시하면서 시스템 온 칩의 테스트가 중요한 문제로 대두되고 있다. 시스템 온 칩을 테스트하는 문제가 전체 코어 기반 설계에 병목 현상으로 작용하지 않게 하기 위해서는 효과적인 테스트 구조와 테스트 방법에 대한 연구가 필수적이다. 본 논문에서는 IEEE 1149.1 경계 주사 구조에 기반을 둔 시스템 온 칩 테스트 구조와 테스트 제어 메커니즘을 제안한다. 본 논문에서 제안하는 테스트 제어 접근 구조는 IEEE P1500에서 제안하는 내장된 코어 테스트표준에 상응하면서도 TAPed core와 Wrapped core 모두에 대해서 테스트 제어가 가능하다. 또한 제안하는 테스트 구조는 시스템 온 칩의 입·출력에 존재하는 TCK, TMS, TDI, TDO에 의해서 완전 제어 가능하므로 상위 수준의 테스트 구조와 계층적 구조를 유지할 수 있다.

Keywords

References

  1. R. K. Gupta and Y. Zorian, 'Introducing Core-Based System Design', IEEE Design & Test cf Computers, pp. 15-25, 1997 https://doi.org/10.1109/54.632877
  2. M. Keating and P. Bricaud, Reuse Methodology Manual for System-on-a-Chip Designs, Kluwer Academic Publishers, Norwell, Mass., 1998
  3. Y. Zorian, E. J. Marinissen, and S. Dey, 'Testing Embedded-Core Based System Chips', Proc. cf IEEE Int'l Test Corf., pp. 130-143, 1998
  4. Y. Zorian, 'System-Chip Test Strategies', Proc. of Design Automation Conference, pp. 752-757, 1998 https://doi.org/10.1145/277044.277234
  5. H. Bleeker, P. Eijnden and F. Jong, Boundary-Scan Test: A Practical Approach, Kluwer Academic Publishers, Netherlands, 1993
  6. K. P. Parker, The Boundary-Scan Handbook, Kluwer Academic Publishers, 1992
  7. 김 현진, 신 종철, 강 성호, '회로 기판상의 연결 테스트에 대한 분할 그룹 워킹 시퀀스', pp. 2251 -2257, 전기학회논문지, 47권, 12호, 1998년, 12월
  8. L. Whetsel. 'An IEEE 1149.1 based test access architecture for ICs with embedded cores', Proc. of IEEE Int'l Test Corf., pp. 69-78, 1997 https://doi.org/10.1109/TEST.1997.639596
  9. V. Immaneni, D. Puffer, and S. Raman, 'Direct Access Test Scheme-Implementation and Verification in Embedded ASIC Designs', Proc cf IEEE ASIC Seminar and Exhibit, P13/1.1-P13/1.6, 1990 https://doi.org/10.1109/ASIC.1990.186177
  10. M. Benabdenebi, W. Maroufi, and M. Marzouki, 'CAS-BUS: A Scalable and Reconfigurable Test Access Mechanism for Systems on a Chip', Proc cf Design Automation Conference, pp. 141-145, 2000 https://doi.org/10.1109/DATE.2000.840030