• 전기전자학회논문지
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• 제26권2호
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• pp.196-204
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• 2022

Electrostatic discharge (ESD) protection devices of P-type embedded silicon-controlled rectifier (PESCR) structure were analyzed for high-voltage operating input/output (I/O) applications. Conventional PESCR standard device exhibits typical SCR characteristics with very low-snapback holding voltages, resulting in latch-up problems during normal operation. However, the modified device with the counter pocket source (CPS) surrounding N⁺ source region and partially formed P-well (PPW) structures proposed in this study could improve latch-up immunity by indicating high on-resistance and snapback holding voltage.

• 한국위성정보통신학회논문지
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• 제9권3호
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• pp.15-21
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• 2014

NESCR 구조의 정전기 보호소자가 고전압 동작용 I/O 응용을 위해 분석되었다. 기존의 NESCR 표준소자는 매우 낮은 스냅백 홀딩 전압을 갖는 전형적인 SCR 특성을 나타내므로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나 본 연구에서 제안하는 CPS 및 부분적으로 형성된 P-well 구조를 갖는 NESCR_CPS_PPW 변형소자는 높은 온-저항과 스냅백 홀딩 전압을 나타내어 래치업 면역 능력을 향상시킬 수 있었다.

• 한국위성정보통신학회논문지
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• 제11권4호
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• pp.27-32
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• 2016

종래의 이중 확산된 드레인을 갖는 n형 MOSFET(DDD_NMOS) 소자는 매우 낮은 스냅백 홀딩 전압을 갖는 SCR 특성을 나타내므로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나, 본 연구에서 제안하는 counter pocket source (CPS) 구조를 갖도록 변형된 DDD_NMOS 구조의 SCR 소자는 종래의DDD_NSCR_Std 표준소자에 비해 스냅백 홀딩 전압과 온-저항을 증가시켜 우수한 정전기 보호 성능과 높은 래치업 면역 특성을 얻을 수 있는 것으로 확인되었다.

• 전기전자학회논문지
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• 제25권2호
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• pp.280-284
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• 2021

본 논문에서는 스냅백 특성을 개선시키기 위해 일반적인 SCR의 구조적 변경 및 Stack 기술을 적용한 새로운 구조의 ESD 보호회로를 제안한다. 펜타-웰과 더블 트리거를 이용한 구조에 대한 전기적 특성을 분석하고 Stack 구조를 적용해 트리거 전압과 홀딩 전압을 개선하였다. 시뮬레이션을 통한 전자 전류와 총 전류 흐름을 분석 하였다. 이를 통해 레치-업 면역 특성과 우수한 홀딩전압 특성을 확인 하였다. 제안된 ESD 보호회로의 전기적 특성은 TCAD 시뮬레이터를 통해 구조를 형성하고 HBM 모델링을 통해 분석 하였다.

• 한국위성정보통신학회논문지
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• 제8권1호
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• pp.45-53
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• 2013

기존의 NEDSCR 소자는 매우 낮은 스냅백 홀딩전압과 낮은 온-저항을 가져 정상적인 동작 동안 래치업을 초래하므로 ESD 보호소자로 사용하는데 어려움이 있었다. 본 연구에서는 NEDSCR 소자의 시뮬레이션 및 TLP 테스트를 통해 이러한 단점들을 극복할 수 있는 새로운 방법을 제안하였다. 매우 우수한 ESD 보호 성능과 높은 래치업 면역 특성을 구현하기 위해 N+ 소오스 확산영역을 둘러싸는 P형의 CPS 이온주입공정을 추가함으로써 NEDSCR 소자의 스냅백 홀딩전압과 온 저항을 증가시켜 정전기 보호 성능을 개선시킬 수 있는 것으로 입증되었다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.1-6
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• 2009

고전압 소자에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 ESD(ElecroStatic Discharge) 파워클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 스택 바이폴라 소자를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 유지 전압이 구동전압 보다 높으므로 래치업 문제가 발생하지 않으면서, 기존의 다이오드를 사용한 고전압 파워클램프에 비해 면적이 작으며, 내구성 측면에서 800% 성능향상이 있게 되었다. 제안된 구조는 $0.35{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작되었으며, TLP(Transmission Line Pulse) 장비로 웨이퍼-레벨 측정을 하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1370-1371
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• 2006

An electrostatic discharge (ESD) protection device, so called, N-type extended drain silicon controlled rectifier (NEDSCR) device, was analyzed for high voltage I/O applications. A conventional NEDSCR device shows typical SCR-like characteristics with extremely low snapback holding voltage. This may cause latchup problem during normal operation. However, a modified NEDSCR device with proper junction / channel engineering demonstrates itself with both the excellent ESD protection performance and the high latchup immunity.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1372-1373
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• 2006

An electrostatic discharge (ESD) protection device, so called, N-type SCR with P-type MOSFET pass structure (NSCR_PPS), was analyzed for high voltage I/O applications. A conventional NSCR_PPS device shows typical SCR-like characteristics with extremely low snapback holding voltage, which may cause latchup problem during normal operation. However, a modified NSCR_PPS device with proper junction/channel engineering demonstrates highly latchup immune current- voltage characteristics.

• 전기전자학회논문지
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• 제25권1호
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• pp.168-173
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• 2021

본 논문에서는 일반적인 ESD 보호소자인 LVTSCR의 구조적 변경을 통해 향상된 전기적 특성을 달성한 새로운 구조의 ESD 보호소자를 제안한다. 또한 요구되는 전압 Application에 따른 ESD Design Window에 최적화된 설계를 위하여 N-Stack 기술을 적용한다. 기존의 LVTSCR 구조에 추가로 삽입된 N-Well 영역은 Anode와 전기적으로 연결함으로써 추가적인 ESD 방전경로를 제공하고 이는 온-저항 및 온도 특성을 향상시킨다. 또한 짧은 Trigger 경로는 기존의 LVTSCR보다 더 낮은 Trigger Voltage 가지므로 우수한 Snapback 특성을 지닌다. 그리고 제안된 ESD 보호소자의 전기적 특성을 검증하기 위해 Synopsys 사의 T-CAD Simulator을 이용하였다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.1-6
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• 2008

고전압 MOSFET에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 파워 클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 Drain-Extended PMOS를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 래치업의 위험을 피하기 위해 소자가 스냅백이 일어나지 않는 영역으로 동작 영역을 제한하였다. $0.35\;{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작된 칩을 측정한 결과를 통해 제안된 기존의 gate-driven 구조의 LDMOS(Lateral Double-Diffused MOS)를 사용한 ESD 파워 클램프에 비해 500% 성능향상(강인성)이 있게 된 것을 알 수 있다.