• 전기전자학회논문지
• /
• 제17권3호
• /
• pp.260-266
• /
• 2013

DRAM 에서 folded bit line 대비 open bit line은 데이터 read나 write 동작시 노이즈(noise)에 취약하다. 6F2(F: Feature Size) 구조의 open bit line에서 DRAM 집적도 증가에 따라 코어(core) 회로부 동작 조건은 노이즈로부터 더욱 악화된다. 본 논문에서는 비트라인(bit line) 간 데이터 패턴의 상호 간섭 영향을 분석하여, 기존의 연구에서는 다루지 않았던 open bit line 방식에서 데이터 패턴 상호 간섭의 취약성을 실험적 방법으로 확인하였으며, 68nm Tech. 1Gb DDR2에서 Advan Test장비를 사용하여 실험하였다. 또한 open bit line 설계 방식에서 노이즈 영향이 DRAM 동작 파라미터(parameter) 특성 열화로 나타나는데, 이를 개선 할 수 있는 방법을 센스앰프 전원분리 실험으로 고찰하였다. 센스앰프 전원분리시 0.2ns(1.3%)~1.9ns(12.7%) 이상 개선될 수 있음을 68nm Tech. 1Gb DDR2 modeling으로 시뮬레이션 하였다.

• 대한전자공학회논문지SD
• /
• 제46권5호
• /
• pp.9-14
• /
• 2009

표준 CMOS 공정을 이용한 CMOS 게이트 산화막 안티퓨즈의 새로운 OTP 단위 비트 구조를 제안하였다. 제안된 OTP 단위 비트는 NMOS 게이트 산화막 안티퓨즈를 포함한 3개의 트랜지스터와 인버터 타입 자체 센스 엠프를 포함하고 있다. 그럼에도 불구하고, 레이아웃 면적은 기존 구조와 비슷한 $22{\mu}m^2$이다. 또한, 제안된 OTT 단위 비트는 구조적 특징상 고전압 차단스위치 트랜지스터와 저항과 같은 고전압 차단 요소를 사용하지 않기 때문에, 프로그램 시간은 기존 구조보다 개선된 3.6msec이다. 그리고 제안된 OTP 단위 비트를 포함하는 OTP array는 센스 엠프가 단위 비트마다 집적되어 있기 때문에 기존 OTP array에서 사용된 센스 엠프와 바이어스 생성 회로가 필요 없다.

• 한국전자통신학회논문지
• /
• 제18권5호
• /
• pp.769-776
• /
• 2023

본 논문에서는 저 전력 CAM(: Content Addressable Memory)을 위한 MLSA(: Match-line Sense Amplifier)를 설계하였다. 설계한 회로는 MLSA와 사전충전 (precharge) 제어기를 통해 선택적 매치라인 충전기법으로 CAM 동작 중 미스매치 상태에서 발생하는 전력 소모를 감소시켰고, 검색동작 중 미스매치가 발생했을 때 사전 충전을 조기 종료시킴으로써 단락 전류로 인한 전력 소모를 추가적으로 감소시켰다. 기존 회로와 비교했을 때, 전력 소모와 전파 지연 시간이 6.92%, 23.30% 감소하였고, PDP(: Product-Delay-Product)와 EDP(: Energy Delay Product)가 29.92%, 52.31% 감소하는 우수한 성능을 보였다. 제안한 회로는 TSMC 65nm CMOS 공정을 사용하여 구현되었으며 SPECTRE 시뮬레이션을 통해 그 타당성을 입증하였다.

• 대한전자공학회논문지SD
• /
• 제38권2호
• /
• pp.87-94
• /
• 2001

DRAM에서 셀 캐패시터의 누설 전류 영향을 고려하여 소프트 에러율을 예측하였다. DRAM의 동작 과정에서 누설 전류의 영향으로 셀 캐패시터는 전하량이 감소하고, 이에 따른 소프트 에러율을 DRAM의 각 동작 모드에 대하여 계산하였다. 누설 전류가 작을 경우에는 /bit mode가 소프트 에러에 취약했지만, 누설전류가 커질수록 memory 모드가 소프트 에러에 가장 취약함을 보였다. 실제 256M급 DRAM의 구조에 적용하여, 셀 캐패시턴스, bit line 캐패시턴스, sense amplifier의 입력 전압 감도들이 변화할 때 소프트 에러에 미치는 영향을 예측하였고, 이 결과들은 차세대 DARM 연구의 최적 셀 설계에 이용될 수 있다.

• 전기전자학회논문지
• /
• 제28권1호
• /
• pp.1-5
• /
• 2024

DRAM의 성능 개선을 위해 센스앰프의 미스매치로 인한 센싱페일을 감소시켜야 한다. 플립페일과 달리 딜레이페일은 고속 동작이 요구될 때 더 심화될 수 있어 차세대 메모리 설계 시 면밀히 고려되어야 할 문제이다. Conventional SA는 증폭 시작 시 모든 트랜지스터가 동시에 동작하는 반면, SDSA는 BLB를 출력으로 하는 트랜지스터 2개만 먼저 동작시켜 오프셋을 완화할 수 있다. 본 논문에서는 SDSA의 딜레이페일에 대한 우수성을 시뮬레이션을 통해 검증하였다. Conventional SA에 비해 약 90%의 딜레이 페일 감소 효과를 갖고 있음을 확인했다.

• 대한전자공학회논문지SD
• /
• 제44권6호
• /
• pp.8-18
• /
• 2007

본 논문에서는 PoRAM의 4bit 셀 어레이 구조와 이를 동작시키기 위한 센싱 방법에 대해서 연구하였다. PoRAM은 기존의 SRAM이나 DRAM과는 다른 동작을 취한다. PoRAM 소자의 상단전극과 하단전극에 전압을 가했을 때 저항 성분 변화에 따른 셀에 흐르는 전류를 측정하여 상태를 구분한다. 셀 어레이의 새로운 어드레싱 방법으로, 행-디코더는 "High", 열-디코더는 "Low"로 선택하여, 셀에 해당하는 전류가 워드라인에서 비트라인으로 흐르게 하였다. 이때 흐르는 전류를 큰 값으로 증폭시켜 원하는 값을 얻고자 전압 센스 앰플리파이어를 사용한다. 이는 전압 센싱 방법인 전류 미러를 이용한 1단 차동 증폭기를 사용한다. 전압 센스 앰플리파이어에서 증폭을 시켜주기 위해 셀에서 측정된 전류 값을 전압 값으로 변환시켜주는 장치가 필요하다. 1단 차동 증폭기 입력 단에 소자 저항인 diode connection NMOS을 달아주었다. 이를 사용함으로써 전류 값과 저항 값의 곱으로 나타내어진 입력값(Vin)과 기준전압(Vref)을 비교하여 지우기 상태일 경우에는 "Low", 쓰기 상태일 경우에는 "High"로 증폭되는 것을 확인했다.

• 대한전자공학회논문지SD
• /
• 제38권11호
• /
• pp.821-827
• /
• 2001

새로운 저전력 전하 재활용 롬(charge recycling ROM) 구조를 제안하였다. 전하 재활용 롬은 전력 소모를 줄이기 위하여 전체 롬에서의 소모전력의 약90%를 소모하는 비트라인(bit line)에 전하 재활용 방식을 사용한 롬이다. 제안된 방식을 사용하였을 경우, 비트라인의 수가 무한이 많고 감지 증폭기(sense amplifier)가 무한히 미세한 전압차를 감지할 수 있다면, 롬의 비트라인은 전력을 거의 소모하지 않는다. 그러나, 실제 존재하는 감지 증폭기는 매우 작은 전압차를 감지할 수 없기 때문에, 롬에서의 전력 감소량은 제한된다. 모의 실험 결과는 전하 재활용 롬이 기존의 저 전력 콘택트 프로그래밍 롬(contact programming ROM)의 13% ∼ 78% 전력만을 소모함을 보여준다.

• Transactions on Electrical and Electronic Materials
• /
• 제14권5호
• /
• pp.235-241
• /
• 2013

A low power CMOS control circuit is applied in an integrated DC-DC buck converter. The integrated converter is composed of a feedback control circuit and power block with 0.35 ${\mu}m$ CMOS process. A current-sensing circuit is integrated with the sense-FET method in the control circuit. In the current-sensing circuit, a current-mirror is used for a voltage follower in order to reduce power consumption with a smaller chip-size. The N-channel MOS acts as a switching device in the current-sensing circuit where the sensing FET is in parallel with the power MOSFET. The amplifier and comparator are designed to obtain a high gain and a fast transient time. The converter offers well-controlled output and accurately sensed inductor current. Simulation work shows that the current-sensing circuit is operated with an accuracy of higher than 90% and the transient time of the error amplifier is controlled within $75{\mu}sec$. The sensing current is in the range of a few hundred ${\mu}A$ at a frequency of 0.6~2 MHz and an input voltage of 3~5 V. The output voltage is obtained as expected with the ripple ratio within 1%.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2005년도 추계종합학술대회
• /
• pp.825-828
• /
• 2005

In this paper, we propose a new nonvolatile unit memory cell and proposal peripheral circuit using the polymer material. Memory that relies on bistable behavior- having tow states associated with different resistances at the same applied voltage - has attracted much interest because of its nonvolatile properties. Such memory may also have other merits, including simplicity of structure and manufacturing, and the small size of memory cells. We have plotted the load line graphs for the use of a polymer memory character, hence we have designed in the band-gap reference shape of a write/erase drive, and then designed in the 2-stage differential amplifier shape of a sense amplifier in the consideration of a low current characteristic of a polymer memory cell. The simulation result shows that is has high gain about 80dB by sensing the very small current.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2006년도 하계종합학술대회
• /
• pp.647-648
• /
• 2006

This paper presents the design results of peripheral circuits of non-volatile memory of nano floating gate cells. The designed peripheral circuits included command decoder, decoders, sense amplifiers and oscillator, which are targeted with 0.35um technology EEPROM process for operating test and reliable test. The simulation results show each operation and test mode of output voltage for word line, bit line, well and operating of sense amplifier.