• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.1241-1246
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• 2005

본 장은 100MHz 수준의 고속 신호 샘플링을 위해 글리치 최소화 기법을 적용한 8비트 100MHz CMOS D/A 변환기 (Digital - to - Analog Converter : DAC) 회로를 제안한다. 제안하는 DAC는 0.35um Hynix CMOS 공정을 사용하여 설계 및 레이아웃을 하였으며, 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 전류 모드 구조로 적용되었다. D/A 변환기의 선형 특성은 원래의 Spec. 과 유사하였으며, ${\pm}0.09LSB$ 정도의 DNL과 INL오차가 측정되었다. 제작된 칩 테스트 결과에 대한 오동작의 원인을 분석하였으며, 이를 통하여 칩 테스트를 위한 고려사항 등을 제안하였다.

• 한국컴퓨터산업학회논문지
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• 제4권4호
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• pp.561-568
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• 2003

본 논문에서는 저작권 보호를 위하여 임계값과 Ph코드를 이용한 워터마킹 기법을 제안한다. 저작권을 보호하기 위하여 원 영상을 웨이블릿 변환하여 얻어진 웨이블릿(wavelet) 계수의 LSB(least significant bit)와 워터마크 영상을 동적 임계값을 적용하여 생성한 6장의 이진영상을 각 주파수 영역 HL1, LH1, HL2, LH2, HL3, LH3에 PN코드를 이용하여 좌표를 결정하고 XOR 연산을 하여 워터마크를 삽입한다. 화질 열화가 많은 저주파 영역과 손실압축에 약한 고주파 영역을 제외한 영역에 워터마크를 삽입하였다. 실험결과로써, 화질의 열화가 적은 워터마크 삽입영상을 얻을 수 있었으며, 강인하게 워터마크가 추출이 되었다.

• 전자공학회논문지 IE
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• 제43권3호
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• pp.6-12
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• 2006

이 논문은 100MHz 수준의 고속 신호 샘플링을 위해 글리치 최소화 기법을 적용한 8비트 100MHz CMOS D/A 변환기 (Digital to Analog Converter : DAC) 회로를 제안한다. 제안하는 DAC는 $0.35{\mu}m$ Hynix CMOS 공정을 사용하여 설계 및 레이아웃을 하였으며, 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 전류 모드 구조로 적용되었다. D/A 변환기의 선형 특성은 설계한 Spec. 과 유사하였으며, $\pm$0.09LSB 정도의 DNL과 INL 오차가 측정되었다. 제작된 칩 테스트 결과에 대한 오동작의 원인을 분석하였으며, 이를 통하여 칩 테스트를 위한 고려사항 등을 제안하였다.

• 전자공학회논문지A
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• 제33A권4호
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• pp.152-161
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• 1996

In tis work, a three-stage pipelined A/D converter (ADC) was implemented to obtain 10-bit resolution at a conversion rate of 20 msamples/s for video applications. The ADC consists of three identical stages employing a mid-rise coding technique. The interstage errors such as offsets and clock feedthrough are digitally corrected in digitral logic by one overlapped bit between stages. The proposed ADC is optimized by adopting a unit-capacitor array architecture in the MDAC to improve the differential nonlinearity and the yield. Reduced power dissipation has been achieve dby using low-power latched comparators. The prototype was fabricated in a 0.8$\mu$m p-well CMOS technology. The ADC dissipates 160 mW at a 20 MHz clock rate with a 5 V single supply voltage and occupies a die area of 7 mm$^{2}$(2.7 mm $\times$ 2.6mm) including bonding pads and stand-alone internal bias circuit. The typical differential and integral nonlinarities of the prototype are less than $\pm$ 0.6 LSB and $\pm$ 1 LSB, respectively.

• 전자공학회논문지C
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• 제36C권9호
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• pp.13-19
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• 1999

본 논문에서는 1mW의 낮은 전력소모를 갖는 8-bit 100KSPS CMOS A/D 변환기를 설계, 제작하였다. Cyclic 구조를 갖는 A/D 변환기에서 발생하는 연산증폭기의 시스템적인 offset 전압을 효과적으로 감소시키기 위해, 새로운 시스템적인 offset 전압 제거 기술을 제안하였다. 또한 기존 Gain 증폭기에서 발생하는 오차를 감소시키기 위해 완전 차동 구조의 Gain 증폭기를 설계하였다. 제안된 A/D 변환기는 $0.6{\mu}m$ single-poly triple-metal n-well CMOS 공정을 사용하여 제작되었으며, +3V 단일 공급전압에서 DNL과 INL은 ${\pm}1LSB$ 이내로 측정되었고, 100KHz의 샘플링 주파수에서 43dB의 SNR를 갖는다. 측정된 최대전력소모는 $980{\mu}W$로 나타났다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.98-107
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• 2013

This work describes a 13b 100 MS/s 0.13 um CMOS four-stage pipeline ADC for 3G communication systems. The proposed SHA-free ADC employs a range-scaling technique based on switched-capacitor circuits to properly handle a wide input range of $2V_{P-P}$ using a single on-chip reference of $1V_{P-P}$. The proposed range scaling makes the reference buffers keep a sufficient voltage headroom and doubles the offset tolerance of a latched comparator in the flash ADC1 with a doubled input range. A two-step reference selection technique in the back-end 5b flash ADC reduces both power dissipation and chip area by 50%. The prototype ADC in a 0.13 um CMOS demonstrates the measured differential and integral nonlinearities within 0.57 LSB and 0.99 LSB, respectively. The ADC shows a maximum signal-to-noise-and-distortion ratio of 64.6 dB and a maximum spurious-free dynamic range of 74.0 dB at 100 MS/s, respectively. The ADC with an active die area of 1.2 $mm^2$ consumes 145.6 mW including high-speed reference buffers and 91 mW excluding buffers at 100 MS/s and a 1.3 V supply voltage.

• 대한전자공학회논문지SD
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• 제41권1호
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• pp.53-60
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• 2004

본 논문에서는 샘플링 주파수보다 더 높은 입력 대역폭을 얻기 위해서 개선된 부트스트래핑 기법을 적용한 l0b 150 MSample/s A/D를 제안한다. 제안하는 ADC는 다단 파이프라인 구조를 사용하였고, MDAC의 캐패시터 수를 $50\%$로 줄이는 병합 캐패시터 스위칭 기법을 적용하였으며, 저항 및 캐패시턴스의 부하를 고속에서 구동할 수 있는 기준 전류/전압 발생기와 고속 측정이 용이한 decimator를 온-칩으로 구현하였다. 제안하는 ADC 시제품은 0.18 um IP6M CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 측정된 DNL과 INL은 각각 $-0.56{\~}+0.69$ LSB, $-1.50{\~}+0.68$ LSB 수준을 보여준다. 또한, 시제품 측정결과 150 MSample/s 샘플링 주파수에서 52 dB의 SNDR을 얻을 수 있었고, 입/출력단의 패드를 제외한 시제품 칩 면적은 2.2 mm2 (= 1.4 mm ${\times}$ 1.6 mm)이며, 최대 동작 주파수인 150 MHz에서 측정된 전력 소모는 123 mW이다.

• 전자공학회논문지
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• 제53권7호
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• pp.17-26
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• 2016

본 논문에서는 무선 통신 시스템 및 휴대용 비디오 처리 시스템과 같은 다양한 시스템 반도체 응용을 위한 12비트 60MS/s 0.18um CMOS Flash-SAR ADC를 제안한다. 제안하는 Flash-SAR ADC는 고속으로 동작하는 flash ADC의 장점을 이용하여 우선 상위 4비트를 결정한 후, 적은 전력 소모를 갖는 SAR ADC의 장점을 이용하여 하위 9비트를 결정함으로써 해상도가 증가함에 따라 동작 속도가 제한이 되는 전형적인 SAR ADC의 문제를 줄였다. 제안하는 ADC는 전형적인 Flash-SAR ADC에서 고속 동작 시 제한이 되는 입력 단 트랙-앤-홀드 회로를 사용하지 않는 대신 SAR ADC의 C-R DAC를 단일 샘플링-네트워크로 사용하여 입력 샘플링 부정합 문제를 제거하였다. 한편, flash ADC에는 인터폴레이션 기법을 적용하여 사용되는 프리앰프의 수를 절반 수준으로 줄이는 동시에 SAR 동작 시 flash ADC에서 불필요하게 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 또한 고속 동작을 위해 SAR 논리회로는 TSPC 기반의 D 플립플롭으로 구성하여 범용 D 플립플롭 대비 논리회로 게이트 지연시간을 55% 감소시킴과 동시에 사용되는 트랜지스터의 수를 절반 수준으로 줄였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 1.33LSB, 1.90LSB이며, 60MS/s 동작 속도에서 동적성능은 최대 58.27dB의 SNDR 및 69.29dB의 SFDR 성능을 보인다. 시제품 ADC의 칩 면적은 $0.54mm^2$이며, 1.8V 전원전압에서 5.4mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.14-21
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• 2011

본 논문에서는 LTE-Advanced, Software defined radio(SRD)등 4G 이동통신 핵심기술에 응용 가능한 10b 500MS/s $0.13{\mu}m$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 AD는 저전력 특성을 만족하기 위해 특별한 보정기법을 포함하지 않는 단일 채널 형태로 설계되었으며, 500MS/s의 고속 변환속도를 만족하기 위해 폴딩 신호처리 기법을 사용하였다. 또한 하위 7b ADC의 높은 folding rate(FR)을 극복하기 위해 cascaded 형태의 폴딩 인터폴레이팅 기법을 적용하였으며, 폴딩 버스에서 발생하는 기생 커패시턴스에 의한 주파수 제한 및 전압이득 감소를 최소화하기 위해 folded cascode 출력단을 갖는 폴딩 증폭기를 설계하였다. 제안하는 ADC는 $0.13{\mu}m$ lP6M CMOS 공정으로 설계되었으며 유효면적은 $1.5mm^2$이다. 시제품 ADC의 INL, DNL은 10b 해상도에서 각각 2.95LSB, 1.24LSB 수준으로 측정되었으며, 입력주파수 9.27MHz, 500MHz의 변환속도에서 SNDR은 54.8dB, SFDR은 63.4dBc의 특성을 보인다. 1.2V(1.5V)의 전원전압에서 주변회로를 포함한 전체 ADC의 전력소모는 150mW ($300{\mu}W/MS/s$)이다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.60-68
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• 2008

본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.