• 대한전자공학회논문지SD
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• 제44권11호
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• pp.109-118
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• 2007

SoC의 집적도와 동작 속도의 증가로 인하여 지연 고장 테스트의 중요성이 더욱 커지고 있다. 본 논문은 천이 지연 고장 테스트를 지원하는 개선된 IEEE 1500 래퍼 셀 구조와 IEEE 1149.1 TAP 제어기를 이용하기 위한 인터페이스 회로를 제시하고 이를 이용한 테스트 방법을 제안 한다. 제안 하는 셀 구조는 한 번의 테스트 명령어를 이용하여 상승 지연 고장 테스트와 하강 지연 고장 테스트를 연속적으로 수행 할 수 기능을 유지하면서 기존의 셀 구조에 비하여 적은 면적 오버헤드를 가지며 테스트 시간을 줄일 수 있다. 또한 다른 클럭으로 동작하는 코어에 대한 테스트를 동시에 수행 할 수 있다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.61-68
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• 2008

본 논문에서는 Advanced Microcontroller Bus Architecture(AMBA) 기반 System-on-Chip(SoC) 테스트를 위한 임베디드 코어 테스트 래퍼를 제시한다. IEEE 1500 과의 호환성을 유지하면서 ARM의 Test Interface Controller(TIC)로도 테스트가 가능한 테스트 래퍼를 설계한다. IEEE 1500 래퍼의 입출력 경계 레지스터를 테스트 패턴 입력과 테스트 결과 출력을 저장하는 임시 레지스터로 활용하고 변형된 테스트 절차를 적용함으로써 Scan In과 Scan Out 뿐만 아니라 PI 인가와 PO 관측도 병행하도록 하여 테스트 시간을 단축시킨다.

• ETRI Journal
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• 제30권3호
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• pp.403-411
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• 2008

This paper introduces an interconnect delay fault test (IDFT) controller on boards and system-on-chips (SoCs) with IEEE 1149.1 and IEEE 1500 wrappers. By capturing the transition signals launched during one system clock, interconnect delay faults operated by different system clocks can be simultaneously tested with our technique. The proposed IDFT technique does not require any modification on boundary scan cells. Instead, a small number of logic gates needs to be plugged around the test access port controller. The IDFT controller is compatible with the IEEE 1149.1 and IEEE 1500 standards. The superiority of our approach is verified by implementation of the controller with benchmark SoCs with IEEE 1500 wrapped cores.

• 전자공학회논문지
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• 제50권9호
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• pp.60-67
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• 2013

다양한 Intellectual Property(IP)로 이루어진 복잡한 SoC 테스트에 있어 테스트 비용 절감은 필수적이다. 본 논문에서는 IEEE Std. 1500과 IEEE Std. 1149.7 인터페이스를 사용하여 적은 수의 핀 수로 IP 기반의 System-on-a-Chip(SoC) 테스트를 가능케 하는 테스트 구조를 제안한다. IEEE Std. 1500은 IP 기반의 SoC 테스트에 있어 각 IP를 테스트할 수 있는 독립된 접근 경로를 제공한다. 본 논문에서는 이러한 독립된 테스트 경로를 IEEE Std. 1149.7로 제어 가능하도록 구성함으로서 SoC의 테스트 핀 수를 2 핀으로 줄일 수 있게 한다. 본 기술은 Wafer 및 Package 수준 테스트에 요구되는 테스트 핀 수를 줄임으로서 동시에 테스트 가능한 대상회로의 수를 늘릴 수 있고, 결과적으로 전체적인 양산 테스트 비용을 크게 절감할 수 있게 한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.293-296
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• 2012

SOC test methodology in ultra deep submicron (UDSM) technology with reasonable test time and cost has begun to satisfy high quality and reliability of the product. A novel hierarchical test architecture using IEEE standard 1149.1, 1149.7 and 1500 compliant facilities is proposed for the purpose of supporting flexible test environment to ensure SOC test methodology. Each embedded core in a system-on- a-chip (SOC) is controlled by test access ports (TAP) and TAP controller of IEEE standard 1149.1 as well as tested using IEEE standard 1500. An SOC device including TAPed cores is hierarchically organized by IEEE standard 1149.7 in wafer and chip level. As a result, it is possible to select/deselect all cores embedded in an SOC flexibly and reduce test cost dramatically using star scan topology.

• 전자공학회논문지
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• 제50권1호
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• pp.131-136
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• 2013

칩 적층기술의 발달로 TSV(Through Silicon Via) 기반 3D IC가 개발되었다. 3D IC의 높은 신뢰성과 수율을 얻기 위해서는 pre-bond 와 post-bond 수준에서 다양한 TSV 테스트가 필수적이다. 본 논문에서는 pre-bond 다이의 TSV 연결부에서 발생하는 미세한 고장과 post-bond 적층된 3D IC의 TSV 연결선에서 발생하는 다양한 고장을 테스트할 수 있는 설계기술을 소개한다. IEEE 1500 표준 기반의 래퍼셀을 보완하여 TSV 기반 3D IC pre-bond 및 post-bond의 at speed test를 통하여 known-good-die와 무결점의 3D IC를 제작하고자 한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권2호
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• pp.226-235
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• 2016

The yield of 3D stacked IC manufacturing improves with the pre-bond integrity testing of through silicon vias (TSVs). In this paper, an efficient pre-bond test method is presented based on IEEE std. 1500, which can precisely diagnose any happening of TSV defects. The IEEE std. 1500 wrapper cells are augmented for the proposed method. The pre-bond TSV test can be performed by adjusting the driving strength of TSV drivers and the test clock frequency. The experimental results show the advantages of the proposed approach.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.52-60
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• 2003

IEEE 1149.1 경계스캔 IP 코아로 설계된 시스템 칩(SoC)을 테스트하기 위하여 각 코아 간의 다양한 연결을 가능하게 하는 설계 기술이 IBM과 TI 등에서 제안되었다. 본 논문은 기존에 제안된 방식의 문제점을 분석하고 IEEE 1149.1 경계스캔 뿐만 아니라 IEEE P1500 래퍼 코아가 포함된 시스템 칩에서 사용할 수 있는 새로운 구조를 제안한다. 본 설계 기술은 최소한의 추가영역으로 코아의 설계변경 없이 IEEE표 1149.1 표준과 호환성을 유지하면서 확장성을 갖고 계층적으로 테스트 접근을 할 수 있다는 장점이 있다.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.65-73
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• 2007

본 논문에서는 저비용 SoC 테스트를 위한 테스트 설계 기술에 대해서 다룬다. IEEE 1500 랩드 코어를 SoC TAP (Test Access Port) 을 통하여 스캔 테스트를 수행하는 방법을 제시하고, 지연고장 테스트를 위한 테스트 클럭 생성회로를 설계한다. TAP의 신호만을 이용하여 SoC 테스트를 수행함으로써 테스트 핀 수를 줄일 수 있고, SoC 내부의 회로를 사용하여 지연고장 테스트를 수행함으로써 저가의 테스트 장비를 사용할 수 있다. 실험을 통하여 제시한 방식의 효율성을 평가하고, 서로 다른 주파수의 클럭을 사용하는 여러 코어의 지연고장 테스트를 동시에 수행 할 수 있음을 확인한다.

• 한국정보과학회논문지:시스템및이론
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• 제34권2호
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• pp.84-92
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• 2007

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.