• 한국정보통신학회논문지
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• 제15권4호
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• pp.891-896
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• 2011

이 논문에서는 전류 컨베이어 회로를 이용하여 입력 전압의 차에 비례하는 주파수 신호를 생성하는 회로를 설계하였다. 설계된 회로는 HSPICE를 이용하여 회로의 동작을 분석하였으며, 입력 전압 차는 수V에서 수mV 단위까지 변화시키면서 출력 주파수를 시뮬레이션하였다. 회로의 시뮬레이션 결과 이론적인 계산값과 비교하였을 때 에러는 -1.9%에서 +1.8% 이내였다.

• 한국전자파학회논문지
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• 제27권9호
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• pp.825-833
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• 2016

본 논문에서는 $0.18{\mu}m$ CMOS 공정을 사용한 저 전력 고 이득 주파수 상향변환기를 이용하여 IEEE 802.15.4 규격을 만족하는 직접 변환 송신기를 제안 및 설계한다. 설계된 RF 직접 변환 송신기는 차동입력 디지털-아날로그 변환기, 수동 저역통과 필터, 가변이득 증폭기, Quadrature 주파수 상향 변환기 그리고 차동 출력 구동증폭기로 구성되어 있다. 제안하는 직접변환 송신기에서 핵심적인 부분은 2.4 GHz Zigbee 규격을 저 전력으로 구동하는데 있다. 특히 Quadrature 주파수 상향변환기는 이득 Boosting을 통하여 적은 전류 소모로도 충분한 이득과 선형성을 보이고 있다. 측정결과, 공급전압 1.2 V에서 송신기의 총 소모 전류는 7.8 mA이고, 최대 출력 전력은 0 dBm 이상 그리고 -30 dBc의 ACPR(Adjacent Channel Power Ratio)을 나타내고 있다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.149-155
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• 2015

본 논문에서는 선형성이 개선된 5MHz의 샘플링 주파수를 가지는 10-비트 디지털/아날로그 변환기를 제안한다. 제안하는 디지털/아날로그 변환기는 10-비트 R-2R 기반 디지털/아날로그 변환기, rail-to-rail 입력 범위의 차동 전압증폭기를 이용하는 출력버퍼, 그리고 바이어스 전압을 위한 밴드-갭 기준전압 회로로 구성된다. R-2R 디지털/아날로그 변환기의 2R 구현에 스위치를 위해 사용되는 인버터의 turn-on 저항 값을 포함하여 설계함으로 선형성을 개선시킨다. DAC의 최종 출력 전압 범위는 출력버퍼에 차동전압증폭기를 이용함으로 R-2R의 rail-to-rail 출력 전압으로부터 $2/3{\times}VDD$로 결정된다. 제안된 디지털/아날로그 변환기는 1.2V 공급전압과 1-poly, 8-metal을 이용하는 130nm CMOS 공정에서 구현되었다. 측정된 디지털/아날로그 변환기의 동적특성은 9.4비트의 ENOB, 58dB의 SNDR, 그리고 63dBc의 SFDR이다. 측정된 DNL과 INL은 -/+0.35LSB 미만이다. 제작된 디지털/아날로그 변환기의 면적과 전력소모는 각각 $642.9{\times}366.6{\mu}m^2$과 2.95mW이다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.414-422
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• 2013

본 논문은 분할-커패시터 기반의 차동 디지털-아날로그 변환기 (DAC: digital-to-analog converter)를 이용하는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 샘플링 주파수를 증가시키기 위해 SAR 로직과 비교기는 비동기로 동작을 한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 제안하는 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기는 0.18-${\mu}m$ CMOS 공정에서 제작되며 면적은 $140{\times}420{\mu}m^2$이다. 1.8 V의 공급전압에서 전력소모는 1.19 mW이다. 101 kHz 아날로그 입력신호에 대해 측정된 SNDR은 49.95 dB이며, DNL과 INL은 각각 +0.57/-0.67, +1.73/-1.58이다.

• 전자공학회논문지C
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• 제36C권9호
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• pp.13-19
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• 1999

본 논문에서는 1mW의 낮은 전력소모를 갖는 8-bit 100KSPS CMOS A/D 변환기를 설계, 제작하였다. Cyclic 구조를 갖는 A/D 변환기에서 발생하는 연산증폭기의 시스템적인 offset 전압을 효과적으로 감소시키기 위해, 새로운 시스템적인 offset 전압 제거 기술을 제안하였다. 또한 기존 Gain 증폭기에서 발생하는 오차를 감소시키기 위해 완전 차동 구조의 Gain 증폭기를 설계하였다. 제안된 A/D 변환기는 $0.6{\mu}m$ single-poly triple-metal n-well CMOS 공정을 사용하여 제작되었으며, +3V 단일 공급전압에서 DNL과 INL은 ${\pm}1LSB$ 이내로 측정되었고, 100KHz의 샘플링 주파수에서 43dB의 SNR를 갖는다. 측정된 최대전력소모는 $980{\mu}W$로 나타났다.

• 한국통신학회논문지
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• 제25권4B호
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• pp.613-623
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• 2000

8-VSB(Vestigial Side-Band) 변조 기술을 이용하여 ATSC(Advanced Television Systems Committee) 규격을 만족하는 디지털 TV 튜너를 개발하였다. 이중(double)주파수 변환 및 능동 트래킹 여파기를 튜너 전치단에 이용하여 이미지 응답 및 IF(Intermediate Frequency)Beat 성분들의 억압, 인접 채널과 다채널 수신 시 상호 간섭배제 성능을 만족할 수 있도록 이용하였다. 그러나 NTSC(National Television Systems Committee) 튜너와는 달리, 이중 주파수 변환을 이용하는 디지털 TV 튜너는 트래킹 필터 및 첫 번째 전압제어발진기 사이의 주파수 상관 관계가 존재하지 않는다. 이러한 문제점을 해결하기 위하여 본 논문에서는 마이크로 콘트롤러, EEPROM(Electrically Erasable Programmable Read Only Memory), 디지털/아날로그 변환기, 차동 증폭기 및 스위치 드라이버가 조합된 하드웨어 및 트래킹 전압에 따른 주파수 특성에 대한 주파수 매핑을 구하여 자동 주파수 선택이 가능한 변형된 구조 및 방법을 제시하였다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1006-1011
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• 2018

본 논문은 멀티비트 플라잉 커패시터의 전압제어를 이용한 3-레벨 벅 변환기를 제안한다. 기존의 3-레벨 벅 변환기는 플라잉 커패시터 전압을 제어하지 못하여 동작이 불안정하거나 플라잉 커패시터 전압을 제어하는 회로가 PWM방식에 적용되지 못하는 문제가 있었다. 또한 부하전류에 증가할 때 인덕터 전압에 오차가 발생하였다. 본 논문에서 제안하는 구조는 입력이 4개인 차동증폭기와 공통모드 피드백 회로를 이용하여 PWM모드에서 플라잉 커패시터 전압을 제어할 수 있다. 또한 3비트 플라잉 커패시터 전압 제어회로를 제안하여 부하전류에 따른 3-레벨 벅 변환기의 동작을 최적화할 수 있으며 슈미트 트리거 회로를 이용한 삼각파 생성 회로를 제안하였다. 제안하는 3-레벨 벅 변환기는 $0.18{\mu}m$ CMOS 공정으로 설계되었으며 2.7~3.6V의 공급 전압 범위와 0.7V~2.4V의 출력 전압 범위를 갖는다. 동작 주파수는 2MHz, 부하전류 범위는 30mA~500mA이며 출력 전압 리플은 최대 32.5mV로 측정되었다. 측정 결과 130mA의 부하전류에서 약 85%의 최대 전력변환 효율을 보인다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.35-42
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• 2004

본 논문에서는 저 전력, 고속 동작을 위하여 트랜지스터 차동쌍 폴딩 회로를 사용하는 CMOS 폴딩 ADC를 설계하였다. 본 논문에서는 제안한 트랜지스터 차동쌍 폴딩 회로에 대한 동작원리와 기존의 폴딩 회로에 비해 어떤 장점을 가지고 있는지 설명한다. 이 회로를 적용하여 설계한 ADC에서는 폴딩신호를 처리하기 위하여 16 개의 정밀한 전압비교기와 32 개의 인터폴레이션 저항을 사용하므로 저 전력, 고속동작이 가능하고, 작은 칩 면적으로 제작할 수 있다. 설계공정은 0.25㎛ double-poly 2metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 250MHz의 클럭 주파수에서 45mW의 전력을 소비하였으며 측정값을 통하여 계산된 INL은 ±0.15LSB, DNL은 ±0.15LSB, SNDR은 10MHz 입력신호에서 50dB로 측정되었다.

• 한국정보통신학회논문지
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• 제8권4호
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• pp.826-832
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• 2004

본 논문에서는 VLSI의 내장 회로로 사용하기에 적합한 CMOS 8 비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 폴딩 AD 변환기의 비선형성을 개선하기 위하여 입력신호의 폴딩-인터폴레이팅에 의한 신호처리가 차례로 2 번 반복되는 2 단 구조를 사용하였다. 이 구조에서는 2 번째 폴딩 회로로서 트랜지스터 차동쌍을 이용한다. 2 단 폴딩 ADC는 디지틸 출력을 얻기 위한 전압비교기와 저항의 개수를 현저히 줄일 수 있으므로 칩 면적, 소비전력, 동작속도 둥에서 많은 장점을 제공한다. 설계공정은 0.25$\mu$m double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원 전압을 인가하고 250MHz의 샘플링 주파수에서 45mW의 전력을 소비하였으며 INL과 DNL은 각 각 $\pm$0.2LSB, SNDR은 10MHz 입력신호에서 45dB로 측정되었다.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.235-244
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• 2000

본 연구에서 PLL을 이용한 고속 마이크로프로세서용 클럭발생회로를 설계하였다. 이 회로는 32MHz${\sim}$1GHz 클럭을 발생시키며 마이크로프로세서내에 내장될 수 있다. 동적 차동래치를 사용하여 고속 D Flip-Flop을 설게하였고 이에 의거한 새로운 형태의 위상주파수 검출기를 제시하였다. 이 검출기는 위상민감도오차가 매우 적으며 이를 사용한 PLL은 위상오차가 적은 우수한 위상특성을 지닌다. 또한 전압제어발진기 VCO의 선형적 제어를 위하여 전압-전류 변환기가 구동하는 전류제어 발진기로 구성된 새로운 구조의 VCO를 제시하였다. 이러한 PLL에서 제어전압 범위를 1V${\sim}$5V로 넓히고 발생클럭의 주파수를 32 MHz${\sim}$1 GHz로 증가시킬 수 있었다. 클럭발생회로는 $0.65\;{\mu}m$ CMOS 기술을 이용하여 설계하였다. 이 회로는 $1.1\;{\mu}s$의 lock-in 시간과 20mW 이하의 전력소비를 갖는다.