• 한국정보통신학회논문지
• /
• 제20권12호
• /
• pp.2326-2332
• /
• 2016

본 논문에서는 기존 위상고정루프의 아날로그 루프 필터 형태와 달리 전압제어발진기의 출력 신호로 동작하는 이산 루프 필터를 사용하여 크기는 작으면서 안정하게 동작하는 위상고정루프를 제안하였다. 기존의 위상고정루프에 2차 루프필터 대신 스위치 제어 루프필터를 사용하였다. 스위치는 전압제어발진기위의 고속의 출력 신호에 의해 제어된다. 총 3개의 스위치는 UP/DN 신호를 통하여 제어되고, UP/DN 신호에 따라 스위치가 'on/off'를 반복한다. 샘플링과 부궤환 역할을 하는 스위치와 결합된 작은 크기의 커패시터로 하나의 칩으로 집적화가 가능하다. 제안된 위상고정루프의 이산 루프 필터에 사용된 커패시터 값은 총 180pF로 아주 작은 크기임에도 불구하고 안정적으로 동작한다. 제안된 위상고정루프는 1.8V의 공급전압에서 0.18um CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고, 동작을 검증하였다.

• 한국정보전자통신기술학회논문지
• /
• 제12권1호
• /
• pp.1-6
• /
• 2019

본 논문에서는 복수개의 부궤환 루프를 도입하여 칩 크기를 획기적으로 줄이면서 잡음 특성을 유지할 수 있는 위상고정루프를 제안하였다. 칩 면적을 최소화하는 것이 주목표이므로 하나의 작은 크기의 커패시터로 구성된 1차 루프필터와 복수개의 FVC를 사용하여 위상고정루프를 설계하였다. 전압제어 발진기에 연결된 복수개의 주파수-전압 변환 회로(frequency voltage converter : FVC)는 위상고정루프 내부에 복수개의 부궤환 루프를 만든다. 제안된 위상고정루프에서는 복수개의 부궤환 루프가 크기가 아주 작은 하나의 커패시터로만 구성된 루프필터를 가진 위상고정루프를 안정하게 동작하도록 해준다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 1.6ps 지터와 $10{\mu}s$ 위상고장시간을 보여주었다.

• 한국정보전자통신기술학회논문지
• /
• 제15권2호
• /
• pp.89-94
• /
• 2022

본 논문에서 주파수변동전환회로(FFCC : Frequency Fluctuation Converting Circuit)를 가진 이산시간 루프 필터(DLF) 위상고정루프(Phase Locked Loop: PLL)를 제안하였다. 이산시간 루프 필터는 기존의 연속 시간 루프 필터와 달리 전하펌프와 전압발진기가 이산적으로 연결하여 스퍼 특성을 개선할 수 있다. 제안된 위상고정루프의 주파수변동 전환회로가 포함된 내부 부궤환 루프는 이산 시간 루프 필터의 외부 부궤환 루프를 안정하게 동작하도록 해준다. 부궤환 루프 역할을 하는 주파수변동전환회로를 통해 루프 필터 출력 전압 변위 크기를 줄여 잡음특성을 더욱 개선하였다. 그리하여 기존 구조보다 지터 크기를 1/3으로 줄였다. 제안된 위상고정루프는 1.8V 180nm CMOS 공정을 이용하여 Hspice로 시뮬레이션하였다.

• 한국정보전자통신기술학회논문지
• /
• 제11권3호
• /
• pp.283-289
• /
• 2018

샘플-홀드 커패시터와 전압제어발진기 신호에 동작하는 피드포워드 루프필터를 가진 단방향 전하펌프를 가진 위상고정루프를 제안하였다. 제안된 위상고정루프는 기존의 2차 RC 필터에 비해서 저항 대신에 스위치와 작은 작은 크기의 커패시터를 사용하여 칩 크기를 줄일 수 있을 뿐만 아니라 전압제어발진기의 위상잡음에 영향을 미치는 ${\Delta}VLPF$의 변화량과, 기준신호 의사잡음에 영향을 미치는 ${\Delta}{\Delta}VLPF$의 변화량을 각각 1/5과 1/6로 줄였다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 시뮬레이션을 통해 위상잡음 특성이 개선된 동작을 확인하였다. 향후 시뮬레이션을 바탕으로 칩을 제작하여 성능을 검정할 계획이다.

• 한국통신학회논문지
• /
• 제19권8호
• /
• pp.1464-1474
• /
• 1994

GPS(Global Positional System)는 인공위성을 이용하여 언제, 어디서나 자신의 위치를 정확히 측정할 수 있는 항법 시스템이다. 본 논문에서는 이 GPS 신호에서 항법 데이터를 복원하는 수신기의 지연동기 루프를 이론적으로 해석하고, 디지털 로직으로 설계하였다. 또한 동기과정의 논리동작을 분석하였다. 설계한 시스템은 수신된 C/A(coarse/acquisition) 코드와 수신기에서 발생된 C/A 코드와의 상관값을 구하는 상관기, 선택된 위성의 C/A 코드를 발생시키는 C/A코드 발생기, 그리고 C/A코드의 위상과 클럭속도를 조절할 수 있도록 C/A 코드 발생기의 클럭을 만드는 직접 디지탈 클럭 발생기로 구성된다. 제안한 디지탈 지연동기루프 시스템을 해석한 결과, 시스템 입력 신호전력이 -113.98dB이상이면 시스템이 90%이상의 검파 능력을 갖음을 확인하였다. 디지탈동기루프이 입력신호 즉, A/D 컴버터 전단의 입력신호 크기에 따라 디지탈 동기 루프의 성능 그래프와 문턱전압의 크기에 따른 성능분석의 그래프를 시뮬레이션을 통하여 분석하였다. 그리고 설계된 디지탈 지연동기루프를 로직 시뮬레이션한 결과, GPS 항법 데이타를 정확히 복원함을 확인하였다. 개선됨을 알 수 있었다.

• 한국전자파학회논문지
• /
• 제18권1호
• /
• pp.24-30
• /
• 2007

본 논문에서는 편파 다이버시티를 구현하기 위한 바람개비 형태의 루프 안테나를 제안하였다. 제안된 루프 안테나의 원주는 일반적인 소형 루프 안테나의 길이(${\lambda}$)보다 10배가 크나, 소형 루프 안테나와 같이 수평면에서 무지향성 패턴을 얻을 수 있다. 기생 루프 안테나의 사용을 통해 안테나의 임피던스 정합 문제를 해결하고, 등가 회로를 제시하여 제안된 안테나의 설계 의도가 수식적으로 설명될 수 있음을 보였다. 제안된 안테나는 2.6 GHz에서 설계, 제작되었으며 정재파비 2:1 이하를 기준으로 6 %의 대역폭, 편파 분리도 15 dB, 이득 1.5 dBi의 시뮬레이션 결과를 나타내었고, 시뮬레이션 결과와 측정 결과가 잘 일치하였다.

• 한국전자파학회논문지
• /
• 제13권7호
• /
• pp.649-656
• /
• 2002

본 논문에서는 고속 주파수 스위칭 특성을 갖는 디지탈 하이브리드 위상고정루프(DH-PLL: Digital Hybrid Phase-Locked Loops)의 위상잡음을 분석하였다. 기존 위상고정루프에 비하여, 디지탈 하이브리드 위상고정루프는 D/A 변환기에서 발생하는 잡음이 전체 출력위상잡음에 추가되므로 위상잡음이 증가되는 문제점이 있다. 입력기준신호, D/A 변환기, 그리고 전압제어발진기(VCO: Voltage Controlled Oscillator)를 주요 잡음원으로 고려하여, 이것에 의한 위상잡음을 해석적으로 분석하였다. 또한 폐루프 대역과 주파수 합성 분주비(hi)에 따른 위상잡음의 변화를 연구하여 디지탈 하이브리드 위상고정루프의 위상잡음을 최소화하는 최적 폐루프 대역을 결정할 수 있다. 또한, 해석적 방법에 의한 분석 결과와 회로 시뮬레이션에 의한 결과가 동일함을 확인하였다.

• 전자공학회논문지
• /
• 제51권7호
• /
• pp.82-88
• /
• 2014

본 논문에서는 두 개의 이득 값을 가지는 전압제어발진기를 이용하여 루프필터 커패시턴스 유효 용량을 배가 시켜 칩 크기를 줄일 수 있는 위상고정루프를 제안하였다. 제안된 위상고정루프에서는 양/음의 두 개의 이득 값을 가지는 전압제어발진기로 루프 필터의 커패시턴스 유효 용량을 배가 시켜 루프필터 커패시터 크기를 1/10로 줄였다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 기존 구조와 같은 잡음 특성과 위상고정 시간을 보여주었다.

• 한국정보통신학회논문지
• /
• 제21권11호
• /
• pp.2009-2014
• /
• 2017

본 논문에서는 변화하는 루프필터 전압을 시정수 비교기를 사용하여 감지하고, 이의 출력에 따라 루프필터 전압변화를 보상하여 단일 칩으로 구현이 가능한 작은 크기의 위상고정루프를 제안하였다. 제안된 위상고정루프는 기존 구조에서는 안전한 동작이 불가능한 크기인 작은 용량을 가지는 커패시터를 사용하여 칩의 크기를 최소화 하였다. 시정수 비교기는 작은 시정수 값을 가지는 저항, 커패시터와 높은 시정수 값을 가지는 저항, 커패시터를 통과한 신호들을 입력으로 받아 루프필터 출력 전압의 변화를 감지한다. 시정수가 큰 노드의 출력은 루프필터 출력전압의 평균 값을 가지고, 시정수가 작은 노드의 출력은 루프필터 출력전압과 거의 같은 값을 가진다. 각 노드의 차이를 비교하여 나온 출력은 전류 보상기를 제어하여 작은 크기의 루프필터 커패시터를 충 방전 시킨다. 이는 제안된 위상고정루프를 안정하게 동작하도록 한다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, Hspice 시뮬레이션을 통해 회로의 동작을 검증하였다.

• 대한전자공학회논문지SD
• /
• 제47권6호
• /
• pp.51-56
• /
• 2010

본 논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{\mu}m$ $\times$ $935.5{\mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.