FET 소신호 모델의 직접추출법은 기생소자값을 구하기 위해 주로 순방향 소동(cold) FET 조건을 이용하고 있다. 본 논문은 수동 FET 조건에서 해석적 채널모델을 유도하고, 정상수동 소자 조건에서도 순방향 수동 FET 조건과 동일 한 정보를 얻을 수 이Tdmadmff 보인다. 이와 함께 수동 FET 조건에 의해 제한되는 능동 FET 소신호 모델의 오차를 추적하여 수동 FET 방법을 이용한 직접 추출 모델의 오차 한계를 살피고, 오차 최소점의 유무를 통해 수동 FET 기생저항값의 유효성을 검토한다.

본 논문에서는 저가의 상용 제품용 이동체 위성방송 수신 안테나 레이돔의 설계 절차를 실험 결과들과 함께 제시한다. 우선 레이돔으로 사용될 재료 선정을 위한 유전체의 복소유전율 측정 방법과 함께 국내에서 생산되는 몇몇 저가의 플라스틱에 대한 측정 결과를 제시하였다. 그리고 측정된 플라스틱들을 레이돔을 사용했을 경우의 투과 손실을 해석하고, 플라스틱 박판을 통한 전자파 투과 시험으로 해석 결과를 검증하였다. ABS 단일층 레이돔 및 A-샌드위치(PET-FOAM-ABS) 레이돔의 두 가지 레이돔을 실제 제작하여 시험하였다. 최대 전자파 입사 각도인 57도에서 투과손실은 ABS 단일층 레이돔은 1.5dB이나, A-샌드위치 구조는 투과 손실이 0.6dB 이하이다. 또한 A-샌드위치 구조 레이돔의 교차편파 발생은 20dB이다.

85-115GHz 주파수 범위의 100GHz 대역과 125-175GHz 주파수 범위를 갖는 150GHz 대역을 동시에 관측하기 위한 헤테로다인 방식의 이중채널 수신기에 사용될 단측파대 여파기의 이론을 제시하고 이를 근거로 설계, 제작한 후 성능을 측정하였다. 여파기의 이론은 편파 회전 특성을 갖는 Martin-Puplett 간섭계의 원리를 도입하여 전개하였다. 설계와 제작은 빔의 전송손실을 최소화하고 중간주파수와 관련된 경로차를 고려하여 두 빔의 결합 손실을 최소화하는데 주안점을 두었다. 두 주파수 대역을 동시에 관측하기 위해서는 우주전파가 각각 다른 빔의 경로로 전송되어야 하므로 두 개의 단측파대 여파기가 각각 제작되었다. 주파수에 따른 여파기의 이론적인 최적 경로차와 중간주파수 및 대역폭을 계산하였다. 네트웍 분석기와 자체에서 제작한 빔 측정장치를 이용하여 여파기의 성능을 측정하고 이론치와 비교하였다. 주파수에 따른 최적 경로차에 대한 이론치와 측정치를 비교해 본 결과 거의 일치하는 특성을 보여 제시된 설계 이론의 타당성과 정밀한 제작이 검증되었고, 두 대역 여파기의 이미지 제거비는 약 22dB이상을 갖는 우수한 성능을 보였다. 제작된 여파기는 이중채널 수신기에 설치되어 우주전파를 성공적으로 관측함으로서 그 성능이 입증되었다.

본 논문은 유한차분 시간영역(FDTD) 해석법을 이용하여 모노폴 안테나 및 평면형 도체판이 탑재된 이동통신 단말기의 방사 특성에 대해 해석하였다. 플라스틱 케이스가 코팅되 도체 박스 위에 탑재된 모노폴 안테나는 집중회로 소자를 이용하여 급전시켰다.51mm의 길이를 갖는 모노폴 안테나에 플라스틱 케이스가 코팅되지 않는 구조의 이동통신 전화기는 공진 주파수 877MHz에서 동작하는 특성을 보였고, ${\varepsilon}_r=2$인 플라스틱 케이스를 몸체에 코팅할 경우 824MHz로 공진 주파수는 낮아지고 대역폭은 1.5배 정도로 넓어지는 특성을 보였다. 몸체에 평면형 구조의 방사체를 부착할 경우 원역장에서의 이득에 대한 방시패턴이 다소 비등방적인 모양을 나타내었다. 평면형 안테나인 PIFA에 플라스틱 케이스가 코팅된 이동통신 전화기는 PCS 이동통신 전화기의 사용 가능한 주파수대 1.52GHz 부근에서 공진이 이루어졌다. 전계강도에 대한 방사패턴에서 20dB 이하로 방사되는 방향의 각도가 모노폴 안테나의 42 $^{\circ}$에 비해 14 $^{\circ}$ 정도로 전계강도의 미약한 부분이 더 좁은 각으로 나타났다.

본 논문에서는 플라즈마 건식 식각 공정을 모의 실험하기 위하여 셀 제거 방법을 적용하여 개발한 시뮬레이터의 성능을 보고한다. 마스크의 기하학적 형상에 의한 그림자 효과(shadow effect)를 고려하기 위한 알고리즘과, 오차의 누적을 막기 위한 알고리즘을 새로이 적용하였다. 입사하는 이온의 분포를 계산하기 위해서 해석적 모델과 몬테 카를로 방법을 모두 적용하였다. 또한 사용자가 유닉스(UNIX) 환경에서 공정 조건을 편리하게 입력할 수 있도록 그래픽 사용자 환경(graphic user interface, GUI)을 개발하였다. 개발된 3D-SURFILER(SURface proFILER)의 성능을 검증하기 위한 콘택 홀(contact hol) 구조의 시뮬레이션에서 셀의 수를 36,000($30{\times}40{\times}30$)으로 설정하여 시뮬레이션하였을 때 SUN ULTRA 1 시스템에서 약 10Mbyte의 메모리가 사용되었으며, 시뮬레이션 시간을 20분이었다. 종횡비(aspect ratio)가 1.57인 콘택 홀 구조에서 반응성 이온 식각(reactive ion etching, RIE)을 시뮬레이션하였으며, 이온의 증속 식각의 정도를 나타내는 손상 계수의 변화와 압력이 600mTorr일 때의 이온의 입사 분포에 의한 토포그래픽(topography) 진화를 시뮬레이션하였다.

차세대 CMOS용 구조에서 래치업 특성을 최소화하는 고에너지 이온주입을 이용한 retrograde well과 게더링(매몰층)의 최적 공정 설계 변수 값들을 구했다. 본 논문에서는 두 가지의 모의 모델 구조를 제안하고, Silvaco사의 Athena와 Atlas 툴에 의한 모의실험 결과를 비교 분석하였다. 첫 번째 모델은 게더링층과 retrograde well,을 조합한 구조이며 트리거전류가 600 ${\mu}A/{\mu}m$ 이상의 결과를 얻었고, 두 번째 모델은 twin retrograde well을 이용하여 유지전류가 2500${\mu}A/{\mu}m$ 이상의 결과를 얻었다. 모의실험결과 두 모델 모두 도즈량이 많을수록 패치업 면역 특성이 좋아짐을 보았다. 모의실험 조건에서 두 모델 모두 n'-p' 간격은 2${\mu}m$로 고정하였다.

DRAM에서 알파 입자의 입사에 의한 소프트 에러율을 예측하는 시뮬레이터를 개발하였다. 새로운 시뮬레이터는 수집 전하량에 대한 해석적 모델을 사용함으로서 소자 시뮬레이터나 몬테칼로 시뮬레이터를 사용하는 기존의 예측 시뮬레이터에 비하여 계산시간을 크게 감소하였다. DRAM에서 발생하는 소프트 웨어의 모드를 분석한 결과, bit-bar 모드에 의한 소프트 에러율이 가장 큰 것을 알 수 있었으며 256M DRAM의 셀 구조에 대한 소프트 에러율을 시뮬레이션하여 storage 캐패시턴스가 약 5fF의 margin을 갖고있음을 밝혔다.

본 논문에서는 저 비용, 고해상도 반도체 지문 센서칩에 대하여 논한다. 제작된 테스트 칩은 $64{\times}256$ 센싱 셀(sensing cell)로 구성되어 있으며, 칩의 크기는 $2.7mm{\times}10.8mm$이다. sensing cell 내부에서 일어나는 전하 재분포를 감지하는 새로운 방식을 이용하여 내부의 기생 캐패시턴스의 영향을 효과적으로 제거하는 방법을 제안하였다. 제안하는 방법은 센싱 셀의 감지 능력을 키우므로 센싱 셀의 크기를 줄일 수 있고, 따라서 고해상도의 이미지를 추출할 수 있다. 표준 0.6${\mu}m$ CMOS 공정을 이용하여 제작된 칩은 600dpi의 해상도를 가지는 지문 이미지를 추출한다. 제조 단가를 낮추기 위하여 지문의 부분 이미지들로부터 전체 지문 이미지를 얻어내는 이미지 합성 방법의 가능성과 문제점에 대해서도 논의하였다.

본 논문에서는 2${\mu}m$ 고전압 CMOS 공정을 사용한 보호 회로를 포함한 전력 ,MOSFET 구동기를 설계하였다. 제어 회로의 안정한 동작을 위하여 전원 관리 회로를 설계하였으며 전원 관리 회로의 전압 레귤레이터의 보호를 위하여 전압 검출 방식의 단락 보호 회로를 제안하였다. 전압 검출 방식(Voltage-Detection Short Circuit Protection; VDSCP)은 직렬 저항에 의한 전압 강하가 없고, 출력단 단락 상태에서 전압원의 전류를 출력단에 흐르지 못하도록 하는 특성이 있다. 전력 MOSFET를 보호하기 위하여 부하 단락 보호회로, 게이트 전압 제한 회로, 과전압 보호 회로를 설계하였으며, 50V의 항목 전압을 닺는 공정을 이용하여 전력 MOSFET 구동기를 위한 2${\mu}m$ 고전압 CMOS 공정을 개발하였다. 전력 MOSFET이 소비하는 전력 이외에 구동기가 소비하는 전력은 전력 MOSFET 구동 상태에 따라 20 ~ 100mW의 범위에 있는 것으로 확인하였다. 주문형으로 제작된 전력 MOSFET 구동기의 active area의 크기는 $3.5 {\times}2..8mm^2$이다.

다양한 파장변화 기술중에서 레이져 다이오드의 발전상태에서 교차이득변도(Cross-Gain Modulation)을 이용한 파장변환은 고속의 신호를 매우 간단하고 효율적으로 처리할 수 있다. 본 논문에서는 SSGDBR (Superstructure Grating Distributed Bragg Reflector) 레이저 다이오드의 파장변환기로서 특성을 분석하고 광통신 네트웍 모델링을 위한 CAD 도구로서 개선된 시영역 대신호 동적모델(Time-Domain Large-Signal Dynamic Model)의 유용성을 제시하였다. 이 모델을 l용하여 이런 구조의 파장변환 소자는 10Gbps이상 고속데이터를 처리할 수 있고 광대역 파장변환이 가능하다는 것을 확인하였다. 입력 광신호의 세기와 주입되는 전류가 파장변환된 신호의 소광비 등에 미치는 영향 및 Eye Diagram 등을 살펴 보았으며, 기존에 발표된 실험결과들과 매우 유사한 경향을 보임을 관측하였다.