반도체 capacitive 지문 센서 및 이미지 합성 방법

Semiconductor Capacitive Fingerprint Sensor and Image Synthesis Technique

본 논문에서는 저 비용, 고해상도 반도체 지문 센서칩에 대하여 논한다. 제작된 테스트 칩은 $64{\times}256$ 센싱 셀(sensing cell)로 구성되어 있으며, 칩의 크기는 $2.7mm{\times}10.8mm$이다. sensing cell 내부에서 일어나는 전하 재분포를 감지하는 새로운 방식을 이용하여 내부의 기생 캐패시턴스의 영향을 효과적으로 제거하는 방법을 제안하였다. 제안하는 방법은 센싱 셀의 감지 능력을 키우므로 센싱 셀의 크기를 줄일 수 있고, 따라서 고해상도의 이미지를 추출할 수 있다. 표준 0.6${\mu}m$ CMOS 공정을 이용하여 제작된 칩은 600dpi의 해상도를 가지는 지문 이미지를 추출한다. 제조 단가를 낮추기 위하여 지문의 부분 이미지들로부터 전체 지문 이미지를 얻어내는 이미지 합성 방법의 가능성과 문제점에 대해서도 논의하였다.

This paper introduces a possibility of a low-cost, high-resolution fingerprint sensor chip. The test chip is composed of $64{\times}256$ sensing cells(chip size : $2.7mm{\times}10.8mm$). A new detection circuit of charge sharing is proposed, which eliminates the influences of internal parasitic copacitances. This the reduced sensing-capacitor size enables a high resolution of 600dpi, using even conventional 0.6${\mu}m$ CMOS process. The partial fingerprint image captured therefrom are synthesized into a full fingerprint image with a image synthesis algorithm. The problems and possibilities of image synthesis technique are also analyzed and discussed.