본 논문은 두께가 각각 다른 습식 산호막의 정전류 스트레스에 따른 SILC를 측정하여 SILC의 전도 mechanism 및 발생원인을 조사하였다. $N_2O$ 어닐링한 산화막의 SILC 특성도 조사하였다. 또한, 60A 두께의 $N_2O$ 어닐링한 터널링 산호막을 갖는 ,flash memory cell을 $0.25{\mu}m$ 설계규칙에 따라 제작하여 그 특성을 측정하였다. 그 결과, SILC의 발생 원인은 전기적 스트레스 인가에 따른 산호막내에 생성된 트랩 때문이며, SILC의 전도 mechanism은 전기장 세기가 8MV/cm 이하일 때 산호막 트랩을 경유한 modified F-N 터널링이 8MV/cm 이상일 때 전형적인 F-N터널링이 주도적임을 알 수 있었다. 60A의 $N_2O$ 어닐링한 산화막은 SILC에 대한 내성 측면에서 큰 개선 효과가 있음을 알 수 있었다. 또한 이 막을 flash memory cell의 터널링 산호막으로 이용할 경우, $10^6$회의 endurance와 10년 이상의 드레인 disturb가 보장되고 8V-프로그래밍이 가능한 특성을 얻을 수 있었다.

Flash EEPROM 셀에서 기존의 ONO 구조의 IPD를 사용하면 peripheral MOSFET의 게이트 산화막을 성장할 때에 사용되는 세정 공정을 인하여 ONO 막의 상층 산화막이 식각되어 전하 보존 특성이 크게 열화되었으나 IPD 공정에 ONON 막을 사용하면 그 세정 공정시에 상층 질화막이 상층 산호막이 식각되는 것을 방지시켜 줌으로 전하보존 특성이 크게 개선되었다. ONON IPD 막을 갖고 있는 Flash EEPROM 셀의 전화 보존 특성의 모델링을 위하여 여기서는 굽는(bake) 동안의 전하 손실로 인한 문턱전압 감소의 실험식으로 ${\Delta}V_t\; = \;{\beta}t^me^{-ea/kT}$을 사용하였으며, 측정 결과 ${\beta}$=184.7, m=0.224, Ea=0.31 eV의 값을 얻었다. 이러한 0.31 eV의 활성화 에너지 값은 굽기로 인한 문턱전압의 감소가 층간 질화막 내에서의 트립된 전자들의 이동에 의한 것임을 암시하고 있다. 한편, 그 모델을 사용한 전사 모사의 결과는 굽기의 thermal budget이 낮은 경우에 실험치와 잘 일치하였으나, 반면에 높은 경우에는 측정치가 전사 모사의 결과보다 훨씬 더 크게 나타났다. 이는 thermal budge가 높은 경우에는 프로그램시에 층간 질화막 내에 트립되어 누설전류의 흐름을 차단해 주었던 전자들이 빠져나감으로 인하여 터널링에 의한 누설전류가 발생하였기 때문으로 보여졌다. 이러한 누설전류의 발생을 차단하기 위해서는 ONON 막 중에서 층간 질화막의 두께는 가능한 얇게 하고 상층 산화막의 두께는 가능한 두껍게 하는 것이 요구된다.

이 논문에서는 플래시 EEPROM 셀에서의 데이터 보존 특성을 개선하기 위해서 IPD(inter-poly-dielectrics) 층을 사용하는 새로운 제안에 관한 연구 결과들을 논의하였다. 이 연구를 위하여 약 10nm 두께의 게이트 산호막을 갖으며 또한 ONO 또는 ONON IPD 층을 갖는 적층형-게이트 플래시 EEPROM 셀들을 제작하였다. 측정 결과를 보면 ONO IPD 층을 갖는 소자들은 데이터 보존 특성이 심각하게 열화 되었으며, 그 특성의 활성화 에너지도 0.78 eV로 플래시 EEPROM 셀을 위하여 요구되는 최소 값(1.0 eV)보다 상당히 낮았다. 이는 구동 소자용 트랜지스터(peripheral MOSFET) 소자들의 게이트 산호막을 형성하기 위한 건열산화 공정 바로 직전에 실시하는 세정 공정 동안 IPD 층의 상층 산화막의 일부 또는 전부가 식각되었기 때문인 것으로 믿어진다. 반면에, ONON IPD 층을 갖는 소자들의 데이터 보존 특성은 상단히 (약 50% 이상) 개선되었으며 활성화 에너지도 1.1 eV인 것으로 나타났다. 이는 IPD 층에서 상층 산화막위에 있는 질화막이 그 세정 공정 동안 산화막이 식각되는 것을 방지해 주기 때문임에 틀림없다.

본 논문에서는 전자선 직접 묘화 시스템을 이용하여 50 nm 이하의 패턴 폭을 가지는 패터닝 결과를 얻기 위한 실험을 수행하였다. SAL601 negative E-beam PR(Photo Resist)를 이용하여 실험을 진행하였고, E-beam 장비의 특성을 최대로 이용하기 위해서 PR의 두께를 100nm로 줄이고, field 크기를 200 ${um}m$로 줄여 실험하였으며, 또한 SAL601 PR의 경우 작은 선폭을 얻기 위해 중요한 요인 중에 하나인 PEB (Post Expose Bake) 온도와 시간을 줄이면서 실험을 진행하였다. 여기에 디지타이징 방식의 최적화를 통하여 50 nm 이하의 패턴 폭을 가지는 단선 패터닝 결과를 얻었다. 이 공정을 이용하여 단전자 메모리 소자에 응용 가능한 50 nm 급의 silicon 양자선과 silicon 양자점을 제작하였다. 이는 현재 많이 연구되고 있는 단전자 기억소자 및 국소 채널 MOS소자 제작에 유용할 것이다.

질소 화합물의 새로운 형광체를 개발하기 위하여 $CaSiN_2:Eu,\;CaSiN_2:Tb$ 형광체를 합성한 후, 빛 발광 (photoluminescence, PL) 및 전계 발광(electroluminescence, EL) 특성을 평가하였다. $Ca_3N_2$, $Si_3N_4$ 및 $EuF_3$ 또는 $TbF_3$의 미분말을 혼합, 성형 및 소결하여 질소 화합물 형광체를 합성하였다. 합성된 $CaSiN_2:Eu,\;CaSiN_2:Tb$ 형광체의 PL 특성이 각각 Eu, Tb 이온에 의한 고유한 발광 파장과 일치하여 형광체로의 활용 가능성을 확인하였다. 스퍼터링 방법으로 제작된 $CaSiN_2:Eu$ 박막 전계 발광(thin-film electroluminescence, TFEL) 소자의 문턱 전압과 280 V에서의 발광 휘도는 각각 90 V, 1.62 $cd/m^2$ 임을 알 수 있었다. 또한 change-voltage(Q-V) 및 transferred charge-phosphor Field($Q_t-F_p$)의 전기적 특성도 함께 측정되었다.

건식 식각 공정을 시뮬레이션하기 위하여, 플라즈마 챔버 내의 식각 이온 거동 메카니즘을 몬테카를로 수치해석 방식으로 구현하였고, 식각 이온의 거동에 의한 기판의 식각 형상을 확인하기 위하여 셀 방식의 표면 전진기를 개발하였다. 몬테카를로 수치 계산의 단점인 과다한 계산 시간을 효과적으로 감소시키기 위하여, CRAY T3E 병렬 컴퓨터와 여러대의 워크스테이션을 연결한 MPI 환경에서 몬테카를로 병렬 계산 알고리즘을 개발하였다. 본 연구에서 개발한 몬테카를로 병렬 계산 알고리즘은 95% 이상의 효율성을 보이며, 16개의 프로세서를 사용하였을 때 16의 스피드업(Speedup) 값을 얻었다. 또한 셀 방식의 병렬 연산 표면 전진기를 이용하여 토포그래피 시뮬레이션을 수행한 결과에서, 셀의 개수가 2갭만 개 일 때, 약 600Mb 이상의 메모리가 소요되므로 단일 워크스테이션 환경에서는 불가능한 계산이 본 연구에서 개발한 병렬 계산 알고리즘을 이용하였을 때 32개의 프로세서에서 15분의 계산시간이 소요되었다.

본 논문에서는 열팽창 계수가 큰 땜납을 광섬유 격자 (FBG)에 용융 부착시킨 온도센서에 관한 연구 결과를 발표하고자 한다. $110^{\circ}C$ 이하의 온도에서는 브래그 파장의 변이가 0.04 $nm/^{\circ}C$로써, 땜납이 부착되지 않은 FBG보다 약 4배의 감도가 향상되었다. 그러나 $110^{\circ}C$ 이상의 온도에서는 파장 변이가 0.01 $nm/^{\circ}C$로써 땜납이 부착되자 않은 FBG와 동일한 감도가 측정되었다. 땜납을 고온에서 용융 부착하기 때문에 $110^{\circ}C$ 이하의 온도에서는 브래그 파장이 단파장 쪽으로 이동되어 나타났다. 또한, 땡납 부착 후, 땡납과 FBG의 계면에서 발생된 스트레스를 열처리 과정을 통해 이완시켜 안정된 동작을 얻을 수 있었다.

본 논문에서는 홀로그래픽 메모리 시스템에서 효율적인 위상다중화를 위하여 기준빔으로 구현되는 네가지 형태의 위상코드를 생성시켰다. 프로그램적으로 $32 {\times} 32$의 동일한 픽셀수로 발생된 위상코드에 대하여 어드레스빔의 갯수를 계산하였고, 실제 광시스템에서 SLM의 비선형적 위상변조 특성을 고려하여 0%, 5%, 10% 15%, 20%, 25%의 에러율을 갖는 위상값을 의도적으로 부가하여 네 가지 형태의 위상코드들에 대한 각각 자기상관성분 및 상호상관성분을 시뮬레이션을 통해 계산함으로서 위상코드 간의 cross talk 및 신호대 잡음비를 비교, 분석하였다. 그 결과 $32 {\times} 32$의 픽셀수에 대해서는 의사랜덤 위상코드의 상호 상관에 의한 평균값이 0.067로 다른 형태의 랜덤위상코드들의 신호대 잡음비와 비교하여 가장 작게 나타났으며, 임의의 어드레스빔에 의한 순간적인 영상누화를 나타내는 표준편차값도 의사랜덤 위상코드가 0.0113으로 가장 작게 나타났다. 또한 픽셀수에 따른 영향을 분석하기 위해 $32 {\times} 32$, $64 {\times} 64$, $128 {\times} 128$, $256 {\times} 256$ 과 같이 어드레스의 빔 크기에 해당하는 픽셀수를 증가하여 같은 방법으로 시뮬레이션을 수행하였다.

본 논문에서는 균일한 다중 홀로그램을 얻기 위한 몇 가지 노출 시간 계획을 분석하고 실험을 통해 $LiNbO_3$:Fe(0.015wt%) 결정에 기록된 홀로그램의 회절 효율을 측정하였다. 높은 각도 분해능을 갖는 시스템 (최소 각도 : $0.0028^{\circ}$)을 이용하여 두 입사빔의 세기비와 최소 단위의 다중화 각도가 정밀하게 조사되었다. 초기 기록시간, 전체 노출시간, 그리고 시간상수를 고려하여 100개의 회절분포(0.014 ${\pm}$ 0.005%)를 측정하였으며, 330개의 아날로그 영상을 동일한 장소에 기록하였다. 또한 공간 다중화를 통해 총 500개 이상의 홀로그램이 재생되었다.