• 한국정보통신학회논문지
• /
• 제18권3호
• /
• pp.657-662
• /
• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 상 하단 게이트전압에 대한 문턱전압이하 스윙을 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있는 구조이다. 그러므로 문턱전압이하 영역에서 전송특성을 분석하기 위해선 상단게이트전압에 대한 문턱전압이하 스윙뿐만이 아니라 하단게이트전압에 대한 문턱전압이하 스윙의 변화도 분석하여야 한다. 이를 위하여 가우시안 분포함수를 이용한 포아송방정식의 해석학적 전위분포를 구하여 문턱전압이하 스윙에 대한 해석학적 모델을 제시하였다. 이 문턱전압이하 모델을 이용하여 문턱전압이하 스윙을 상 하단 게이트 전압에 따라 관찰한 결과, 문턱전압이 하 스윙은 게이트전압에 따라 크게 변화하는 것을 알 수 있었다. 특히 상 하단 게이트 전압에 따라 전도중심이 변화하며 이로 인하여 문턱전압이하 스윙에 영향을 미치고 있다는 것을 알 수 있었다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
• /
• 제53권10호
• /
• pp.500-504
• /
• 2004

We propose a new method to reduce the subthreshold leakage current. By moving the operating point of OFF state MOSFETs through input-controlled voltage generators, logic circuits with much lower leakage current can be built with few extra components. SPICE simulation results for the new inverter show correct logic results without speed degradation compared to a conventional inverter.

• 한국전자파학회논문지
• /
• 제21권6호
• /
• pp.591-600
• /
• 2010

본 논문에서는 TSMC 0.13 ${\mu}m$ CMOS 공정을 사용하여 3가지 종류의 근거리 레이더용 저전력 교차 결합 전압 제어 발진기를 설계, 제작하였다. 기본적인 교차 결합 전압 제어 발진기는 24.1 GHz를 중심으로 발진하도록 설계되었고, 이를 기본으로 저전력 동작을 위한 subthreshold 발진기가 설계되었다. 특히 큰 트랜지스터를 사용해야 하는 subthreshold 발진기에서 기생 캐패시터에 의해 발진 주파수가 낮아지는 문제점을 개선하기 위해 이중 공진 회로 구조를 발진기에 사용하는 것이 시도되었다. 제작된 CMOS 전압 제어 발진기는 종류에 따라 1 MHz offset 주파수에서 -101~-103.5 dBc/㎐의 위상 잡음, -11.85~-15.33 dBm의 출력 전력, 그리고 475~852 MHz의 주파수 조정 범위들을 보였다. 전력 소모 측면에서는 기본적인 발진기가 5.6 mW를 사용하였고, 저 전력 subthreshold 회로는 3.3 mW를 사용하였다. 이중 공진 회로 구조의 subthreshold 발진기는 기본 발진기와 유사한 주파수 조정 범위를 유지하면서 상대적으로 작은 전력을 소모하고 개선된 위상 잡음 특성을 보였으며, 1 mW DC 전력 기준의 figure-of-merit(FOM)이 약 3 dB 가량 개선되어 -185.2 dBc의 값을 가졌다.

• 한국정보통신학회논문지
• /
• 제19권3호
• /
• pp.581-586
• /
• 2015

본 연구에서는 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 따른 문턱전압이하 스윙의 변화를 분석하고자한다. 비대칭 이중게이트 MOSFET는 상하단 게이트 구조를 달리 제작할 수 있어 단채널효과를 제어할 수 있는 요소가 증가한다는 장점이 있다. 특히 채널길이를 감소하였을 경우 문턱전압이하 스윙의 급격한 증가로 인한 특성저하 현상을 감소시킬 수 있다. 그러나 스켈링 이론에 따라 채널길이 감소에 따라 채널두께도 변화되어야하며 이에 문턱전압이하 스윙이 변화하게 된다. 그러므로 채널길이와 채널두께의 비가 문턱전압이하 스윙을 결정하는 중요 요소가 된다. 해석학적으로 문턱전압이하 스윙을 분석하기 위하여 해석학적 전위분포를 포아송방정식을 통하여 유도하였으며 다양한 채널길이 및 채널두께에 대하여 전도중심과 문턱전압이하 스윙을 계산한 결과 채널길이와 채널두께의 비에 따라 전도중심과 문턱전압이하 스윙이 변화한다는 것을 알 수 있었다.

• 대한전자공학회논문지
• /
• 제26권5호
• /
• pp.46-51
• /
• 1989

DC 스트레스에 의해 노쇠화된 짧은 채널 LDD NMOSFET에서 문턱전압과 subthreshold 전류곡선의 변화를 관측하여 hot-carrier 주입에 의한 노쇠화를 연구하였다. 포화영역에서 정의된 문턱전압의 변화 ${Delta}V_{tex}$를 trapped charge에 기인한 변화성분 ${Delta}V_{ot}$와 midgap에서 문턱전압 영역에 생성된 계면상태에 의한 변화성분${Delta}V_{it}$로 분리하였다. 게이트 전압이 드레인 전압보다 큰 positive oxid field ($V_g>V_d$) 조건에서는 전자들이 게이트 산화막으로 주입되어 문턱전압이 증가되었으나 subthreshold swing은 크게 변화하지 않고 subthreshold 전류곡선만 높은 게이트 전압으로 평행 이동하였다. 게이트 전압이 드레인 전압보다 낮은 negative oxide field ($V_g) 조건에서는 hole이 주입되고 포획된 결과를 보였으나 포획된 positive charge수 보다 더 많은 계면상태가 동시에 생성되어 문턱전압과 subth-reshold swing이 증가되었다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
• /
• pp.711-714
• /
• 2003

In this presentation, we investigated the abnormal subthreshold slope of the FD SOI MOSFETs upon the rapid thermal annealing. Based on subthreshold technique and C-V measurement, we deduced that the hump of the subthreshold slope comes from the abnormal D$_{it}$ distribution after RTA. The local kink in the interface trap density distribution by RTA drastically degrades the subthreshold characteristics and mini hump can be eliminated by S-PGA.A.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제13권5호
• /
• pp.522-529
• /
• 2013

In this paper, simple but very effective techniques to suppress subthreshold hump effect for high-voltage (HV) complementary metal-oxide-semiconductor (CMOS) technology are presented. Two methods are proposed to suppress subthreshold hump effect using a simple layout modification approach. First, the uniform gate oxide method is based on the concept of an H-shaped gate layout design. Second, the gate work function control method is accomplished by local ion implantation. For our experiments, $0.18{\mu}m$ 20 V class HV CMOS technology is applied for HV MOSFETs fabrication. From the measurements, both proposed methods are very effective for elimination of the inverse narrow width effect (INWE) as well as the subthreshold hump.

• E2M - 전기 전자와 첨단 소재
• /
• 제8권6호
• /
• pp.708-714
• /
• 1995

We have discussed the buried-channel(BC) behavior through the subthreshold characteristics of submicron PMOSFET device fabricated with twin well CMOS process. In this paper, we have guessed the initial conditions of ion implantation using process simulation, obtained the subthreshold characteristics as a function of process parameter variation such as threshold adjusting ion implant dose($D_c$), channel length(L), gate oxide thickness($T_ox$) and junction depth of source/drain($X_j$) using device simulation. The buried channel behavior with these process prarameter variation were showed apparent difference. Also, the fabricated pMOSFET device having different channel length represented good S.S value and low leakage current with increasing drain voltage.

• 한국정보통신학회논문지
• /
• 제17권6호
• /
• pp.1409-1413
• /
• 2013

본 연구에서는 이중게이트 MOSFET의 채널도핑농도의 변화에 따른 문턱전압이하 전류의 변화를 분석하였다. 이를 위하여 이중게이트 MOSFET의 채널 내 전위분포를 구하기 위하여 포아송방정식을 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용하였다. 전위분포는 경계조건을 이용하여 채널크기에 따른 해석학적인 함수로 구하였다. 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 채널도핑농도 등에 대하여 문턱전압 이하 전류 특성의 변화를 관찰하였다. 본 연구의 전위모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 전류 특성을 분석하였다. 분석결과, 문턱전압이하 전류는 채널도핑농도 및 가우시안 분포함수의 변수 등에 크게 영향을 받는 것을 관찰할 수 있었다.

• 한국정보통신학회논문지
• /
• 제16권10호
• /
• pp.2267-2272
• /
• 2012

본 연구에서는 이중게이트 MOSFET에서 스켈링 이론에 대한 문턱전압이하 스윙을 분석하였다. 포아송방정식의 해석학적 전위분포를 구하기 위하여 가우스 전하분포를 이용하였다. 문턱전압이하 스윙의 저하와 같은 단채널 효과를 분석하기 위하여 스켈링이론이 사용되었으며 이중게이트 MOSFET의 특성상 두 개의 게이트 효과를 포함하기 위하여 일반적인 스켈링 이론을 수정하였다. 게이트길이에 대한 스켈링인자가 일반적인 스켈링인자의 1/2일 때 문턱전압이하 스윙의 저하현상이 매우 빠르게 감소하였으며 가우스함수의 이온주입범위 및 분포편차도 문턱전압이하 스윙에 영향을 미치는 것을 알았다.