• 대한전자공학회논문지SD
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• 제41권9호
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• pp.97-106
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• 2004

본 논문에서는 내장 코어 기반 SOC의 테스트를 위한 새로운 테스트 전략을 제안한다. SOC 테스트는 전체 테스트 시간을 얼마나 줄일 수 있는가에 따라서 그 성능을 평가할 수 있다. SOC를 구성하는 코어에 대한 테스트 시간은 코어에 구성된 테스트 래퍼 구조에 의해서 결정되며, 테스트 래퍼는 TAM을 사용하기 때문에 결국 TAM에 할당되어 있는 스캔 체인의 길이에 의해서 결정된다. 따라서 SOC 설계 단계에서 테스트를 고려한 설계가 이뤄져야 하며 효율적인 테스트를 위해서는 테스트 전략을 잘 세워야 한다. 기존의 테스트 기법은 모두 SOC 전체 TAM 라인들을 몇 개의 그룹으로 나누고 코어에 할당된 스캔 체인들을 TAM 라인에 적절히 분배해서 코어의 테스트 시간과 SOC 전체의 테스트 시간을 모두 최소화 할 수 있는 구조를 만드는 방법이었다 하지만 이는 NP 문제로 모든 조합에 대한 시도를 통해서 최적의 곁과를 찾는 것이 불가능하다. 본 논문에서는 이 문제에 대한 새로운 방법을 제안하고 그 효율성을 증명한다.

• 한국정보과학회논문지:시스템및이론
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• 제31권3_4호
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• pp.160-169
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• 2004

IC 집적기술이 고도로 발달하면서 출현한 SOC(System On a Chip)는 미리 설계된 코어를 재 사용하는 모듈러 기법을 회로 설계 과정에 도입시켰고, 따라서 테스트 설계에도 모듈러 기법이 도입되었다. 이러한 SOC 테스트에 소요되는 비용의 최소화를 위해서는, SOC 테스트 구조의 핵심 구성요소인 코어 테스트 wrapper의 테스트 시간과 테스트 면적을 동시에 최적화시킬 수 있는 설계 기법이 필요하다. 본 논문에서는 최소 비용의 SOC 테스트를 위한 효율적인 코어 테스트 Wrapper 설계 기법을 제안한다. 본 논문에서 제안하는 기법은 기존의 기법들이 각기 가지고 있는 장점들을 하나로 취합하고 더욱 발전시킴으로써 필드에서 실재적으로 사용될 수 있는 효율적인 코어 테스트 wrapper 설계 기법이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.293-296
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• 2012

SOC test methodology in ultra deep submicron (UDSM) technology with reasonable test time and cost has begun to satisfy high quality and reliability of the product. A novel hierarchical test architecture using IEEE standard 1149.1, 1149.7 and 1500 compliant facilities is proposed for the purpose of supporting flexible test environment to ensure SOC test methodology. Each embedded core in a system-on- a-chip (SOC) is controlled by test access ports (TAP) and TAP controller of IEEE standard 1149.1 as well as tested using IEEE standard 1500. An SOC device including TAPed cores is hierarchically organized by IEEE standard 1149.7 in wafer and chip level. As a result, it is possible to select/deselect all cores embedded in an SOC flexibly and reduce test cost dramatically using star scan topology.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.65-70
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• 2004

최근 하나의 칩에 여러 개의 코어들로 구성된 SOC(System on Chip) 테스트 비용의 증가로 인해 SOC 테스트에 있어서 재사용 방법론과 효율적인 테스트 방법의 중요성이 더욱 커지게 되었다. SOC 테스트의 일반적인 문제는 TAM(Test Access Mechanism)의 구조 설계와 테스트 코어 wrapper의 최적화, 테스트 스케줄링이 있다. 이러한 SOC 테스트의 목표는 테스트 시간과 하드웨어 오버헤드의 최소화이다. 이를 위해서 코어 내부의 스캔 체인과 입출력을 보다 균형 있게 배분하여 더 적은 테스트 시간과 TAM 너비를 사용하도록 테스트 시간과 하드웨어 오버헤드를 동시에 고려하여 설계하는 것이 중요하다. 본 논문에서는 SOC 테스트를 위한 비용을 줄일 수 있는 코어 테스트 wrapper 설계 기법을 제안한다. 본 논문의 제안 기법은 기존의 기법들의 장점을 취하고 단점을 보완함으로써 보다 적은 테스트 시간과 하드웨어 오버헤드를 가진다. 이를 입증하기 위해서 ITC'02 SOC 테스트 벤치마크 회로를 이용하여 실험을 하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.397-403
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• 2015

This paper presents a new SOC test compression scheme in Embedded Deterministic Test (EDT) compression environment. Compressed test data is brought over the TAM from the tester to the cores in SOC and decompressed in the cores. The proposed scheme allows cores tested at the same time to share some test channels. By sharing free variables in these channels across test cubes of different cores decompressed at the same time, high encoding efficiency is achieved. Moreover, no excess control data is required in this scheme. The ability to reuse excess free variables eliminates the need for high precision in matching the number of test channels with the number of care bits for every core. Experimental results obtained for some SOC designs illustrate effectiveness of the proposed test application scheme.

• 대한전자공학회논문지SD
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• 제41권12호
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• pp.83-90
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• 2004

본 논문은 SOC의 테스트 데이터 압축과 전력소비를 단축시키기 위한 효율적인 스캔 테스트 방법을 제안한다. 제안된 테스트 방법은 deterministic 테스트 데이터와 그 출력응답을 분석하여 출력응답의 일부분이 차기에 입력될 테스트 데이터로 재사용될 수 있는지를 결정한다. 실험결과, 비압축된 deterministic 입력 테스트 데이터와 그 응답간에 높은 유사도가 있음을 알 수 있다. 제안된 테스트 방법은 ISCAS'89 벤치마크 회로를 대상으로 소요되는 클럭 시간을 기준으로 평균 29.4%의 전력소비단축과 69.7%의 테스트 데이터 압축을 가져온다.

• 무역학회지
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• 제41권5호
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• pp.373-389
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• 2016

본 연구는 총 무역액 중 95% 이상이 해상 수송되는 현실을 바탕으로, 해상 수송의 근간이 되는 항만의 자본스톡과 무역 규모 간의 회귀분석을 수행하는 논문이다. 패널 데이터 분석 및 고정 효과 모형 분석을 통해 항만 SOC가 무역 규모에 어떠한 영향을 미치는지를 실증분석 하였다. 항만 SOC를 6개 부문별로 분류하고, 장래 부문별 투자가 이루어졌을 때 무역 규모는 각각 얼마만큼의 영향을 받는 지를 추정하였다. 이와 더불어 LR(Likelihood ratio) 검정을 실시하여 고정효과 모형(Fixed Effects Model)을 통해 회귀분석 하였다.

• 한국콘텐츠학회논문지
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• 제5권1호
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• pp.229-236
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• 2005

System-On-a-Chip(SOC)을 테스트하는 동안에 요구되는 테스트 시간과 전력소모는 SOC내의 IP 코어의 개수가 증가함에 따라서 매우 중요하게 되었다. 본 논문에서는 수정된 스캔 래치 재배열을 사용하여 scan-in 전력소모와 테스트 데이터의 양을 줄일 수 있는 새로운 알고리즘을 제안한다. 스캔 벡터 내의 해밍거리를 최소화하도록 스캔 래치 재배열을 적용하였으며 스캔 래치 재배열을 하는 동안에 스캔 벡터 내에 존재하는 don't care 입력을 할당하여 저전력 및 테스트 데이터 압축을 하였으며 ISCAS 89 벤치마크 외호에 적용하여 모든 경우에 있어서 테스트 데이터를 압축하고 저전력 스캔 테스팅을 구현하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
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• pp.208-210
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• 2003

본 논문은 SOC 내에 존재하는 코아들을 테스트하는 과정에서 개별 코아들의 테스트 조건을 기반으로 한 스케듈링을 통해 최적의 Test ing time을 구하는 연구이다. SOC 내에 존재하는 코아들은 주어지는 TAM(Test Access Mechanism) Width에 따라 각코아들의 Width가 달라지고, 최대 Width에서 최소 Width(1)까지 각 Width 별로 Testing time을 계산할 수 있다. 코아들의 각 Width 별 Testing time을 기존의 Rectangle Packing Algorithm을 수정, 보완하여 효율적으로 구성한 수정 Rectangle Packing Algorithm에 적응하여 최적의 Testing time을 구하는 것이 본 논문의 목적이다.

• Journal of Power Electronics
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• 제12권1호
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• pp.40-48
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• 2012

This paper proposes the State-of-charge (SOC) estimator of a LiPB Battery using the Extended Kalman Filter (EKF). EKF can work properly only with an accurate model. Therefore, the high accuracy electrical battery model for EKF state is discussed in this paper, which is focused on high-capacity LiPB batteries. The battery model is extracted from a single cell of LiPB 40Ah, 3.7V. The dynamic behavior of single cell battery is modeled using a bulk capacitance, two series RC networks, and a series resistance. The bulk capacitance voltage represents the Open Circuit Voltage (OCV) of battery and other components represent the transient response of battery voltage. The experimental results show the strong relationship between OCV and SOC without any dependency on the current rates. Therefore, EKF is proposed to work by estimating OCV, and then is converted it to SOC. EKF is tested with the experimental data. To increase the estimation accuracy, EKF is improved with a single dominant varying parameter of bulk capacitance which follows the SOC value. Full region of SOC test is done to verify the effectiveness of EKF algorithm. The test results show the error of estimation can be reduced up to max 5%SOC.