• 제목/요약/키워드: side gate

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Double Gate MOSFET의 전기적 특성 분석 (Analysis of Electrical Characteristics for Double Gate MOSFET)

  • 김근호;김재홍;고석웅;정학기
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2002년도 춘계종합학술대회
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    • pp.261-263
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    • 2002
  • CMOS 소자들은 고속 동자 및 고집적을 위해 50nm이하로 작아지고 있다. 소자 scaling에서 중요한 것은 스케일 되지 않은 문턱 전압($V^{th}$ ), 고 전계, 기생 소스/드레인 저항과 임의의 dopant 분배에 의한 $V^{th}$ 변화율이다. 이런 일반적인 소자의 scaling down 문제들을 해결하기 위해 새로운 소자의 구조가 제안된다. 본 논문에서는 이런 문제들을 해결하기 위해 main-gate와 side-gates를 갖는 double-gate MOSFET에 대해 조사하였다.

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DGMOSFET의 크기에 따른 전류-전압특성변화에 관한 연구 (A Study on Characteristics of Current-Voltage Relation by sizes for Double Gate MOSFET)

  • 정학기;나영일;이재형
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2005년도 추계종합학술대회
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    • pp.884-886
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    • 2005
  • 본 논문에서는 main gate와 side gate를 가지는 DGMOSFET의 전류전압특성을 조사하였다. 채널의 길이를 1${\mu}$m에서 5${\mu}$m까지 변화시켜 채널길이에 따른 전류전압특성을 조사하였다. 또한 드레인 전류를 변화시켜 동작온도에 따른 특성변화를 비교${\cdot}$분석하였다. 게이트 전압이 2V 인가되었을 때, 77K에서의 전류전압특성이 300K에서 동작한 소자특성보다 우수하다는 것을 알 수 있었다.

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더블게이트 MOSFET의 동적 특성 (Dynamic characteristics for Double Gate MOSFET)

  • 고석웅;정학기
    • 한국정보통신학회논문지
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    • 제9권8호
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    • pp.1749-1753
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    • 2005
  • 본 논문에서는 메인게이트와 사이드게이트를 갖는 더블게이트 구조의 동작 온도에 따른 전기적 특성들을 조사하였다. 실온(300K)에서 뿐만 아니라 극저온(77K)에서도 전류-전압특성이 우수함을 알 수 있었다. 또한 우수한 DG MOSFET의 동적 특성들을 얻기 위한 최적의 조건들은 메인게이트 길이가 50nm이고 사이드게이트 길이가 70nm, 그리고 드레인 전압이 2V이상 인가되어야 함을 알 수 있었다. 실온에서 문턱전압은 약0.358V, 77K에서는 약 0.513V를 얻을 수 있었다. 또한 온-오프 특성이 우수하여 디지털 소자로서 유용하게 사용될 수 있을 것이다.

Sub-50nm Double Gate MOSFET의 특성 분석 (Characteristics analysis of Sub-50nm Double Gate MOSFET)

  • 김근호;고석웅;이종인;정학기
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2002년도 추계종합학술대회
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    • pp.486-489
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    • 2002
  • 본 논문에서는 50nm 이하의 double gate MOSFET의 특성을 조사하였다. 1.5V의 main gate 전압과 3V의 side gate 전압이 인가될 때 I-V 특성으로부터 IDsat=510$\mu$A/$\mu\textrm{m}$을 얻을 수 있었다. 이때, 전달 컨덕턴스는 111$\mu$A/V, subthreshold slope는 86mV/dec, DIBL값은 51.3mV이다. 그밖에 TCAD tool이 소자 시뮬레이터로서 적합함을 나타내었다.

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GaN HEMT를 사용한 Half-Bridge 구조에서의 스위치 상호작용에 의한 게이트 전압분석 (An Analysis for Gate-source Voltage of GaN HEMT Focused on Mutual Switch Effect in Half-Bridge Structure)

  • 채훈규;김동희;김민중;이병국
    • 전기학회논문지
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    • 제65권10호
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    • pp.1664-1671
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    • 2016
  • This paper presents the analysis of the gate-source voltage of the gallium nitride high electronic mobility transistor (GaN HEMT) in the half bridge structure focused on the mutual effects of two switching operation. Especially low side gate-source voltage is analyzed mathematically according to the high side switch turn-on and turn-off operation. Moreover, the influence of each gate resistance and parasitic component on the switching characteristic of other side switch is investigated, and the formula, simulation and experimental results are compared with theoretical data.

Beyond-CMOS: Impact of Side-Recess Spacing on the Logic Performance of 50 nm $In_{0.7}Ga_{0.3}As$ HEMTs

  • Kim, Dae-Hyun;del Alamo, Jesus A.;Lee, Jae-Hak;Seo, Kwang-Seok
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제6권3호
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    • pp.146-153
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    • 2006
  • We have been investigating InGaAs HEMTs as a future high-speed and low-power logic technology for beyond CMOS applications. In this work, we have experimentally studied the role of the side-recess spacing $(L_{side})$ on the logic performance of 50 nm $In_{0.7}Ga_{0.3}As$ As HEMTs. We have found that $L_{side}$ has a large influence on the electrostatic integrity (or short channel effects), gate leakage current, gate-drain capacitance, and source and drain resistance of the device. For our device design, an optimum value of $L_{side}$ of 150 nm is found. 50 nm $In_{0.7}Ga_{0.3}As$ HEMTs with this value of $L_{side}$ exhibit $I_{ON}/I_{OFF}$ ratios in excess of $10^4$, subthreshold slopes smaller than 90 mV/dec, and logic gate delays of about 1.3 ps at a $V_{CC}$ of 0.5 V. In spite of the fact that these devices are not optimized for logic, these values are comparable to state-of-the-art MOSFETs with similar gate lengths. Our work confirms that in the landscape of alternatives for beyond CMOS technologies, InAs-rich InGaAs FETs hold considerable promise.

교통량 과밀 도로주변의 토양과 가로수, 대기중 Pb, Cu, Zn 중금속 농도와 그 상관성에 관한 연구 (Pb, Cu, Zn Contaminants and Their Correlation of Soil, Leave and Bark of Ginkgo. B and Ambient Air Adjacent to a Heavy Traffic Road Side)

  • 박기학
    • 한국환경보건학회지
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    • 제18권2호
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    • pp.19-25
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    • 1992
  • The study was carried out to investigate the correlation between the heavy metals emitted by the motor vehicles with the heavy traffic road side environment (soil, leave, bark, ambient air). The Pb, Cu, Zn contents in road side soil sand leaves, barks from Ginkgo, biloba and ambient air adjacent to the heavy traffic road side from June to August, 1992 Suwon city were analyzed by Atomic absorption spectrometry and Inductively coupled plasma emission spectrophotometry. The results were as follows: 1) The high levels of heavy metals concentration were Pb, at city-terminal in soil (186 $\mu$g/g), Cu, at city-terminal in soil (221 $\mu$g/g), Zn, at city-terminal in ambient air (252 $\mu$g/m$^{3}$). 2) The low leves of heavy metals concentration were Pb, at North-gate in ambient air (1.65$\mu$g/m$^{3}$), Cu, at North-gate in ambient air (4 $\mu$g/m$^{3}$), Zn, at North-gate in ambient air (15.31$\mu$g/m$^{3}$). 3) The regional distribution of Pb, Cu, Zn in road side soils, leaves and barks from Ginkgo, biloba, ambient air show high levels in turn, city4erminal, Guan Sean Dong, South gate, North gate. 4) The concentration of heavy metals (Pb, Cu, Zn) in soils, leaves, barks, ambient air was highly correlated with the traffic volume of the sampling sites (r=0.64~0.96). To conclude that the high levels of Pb, Cu, Zn contaminations were positively related to motor vehicles-borne pollutants and road side soils, trees, ambient air adjacent to a high density building area with low road coverage and heavy traffic volume were reflected strongly by the hazardous pollutants emitted by motor vehicles.

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40nm InGaAs HEMT's with 65% Strained Channel Fabricated with Damage-Free $SiO_2/SiN_x$ Side-wall Gate Process

  • Kim, Dae-Hyun;Kim, Suk-Jin;Kim, Young-Ho;Kim, Sung-Wong;Seo, Kwang-Seok
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제3권1호
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    • pp.27-32
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    • 2003
  • Highly reproducible side-wall process for the fabrication of the fine gate length as small as 40nm was developed. This process was utilized to fabricate 40nm InGaAs HEMTs with the 65% strained channel. With the usage of the dual $SiO_2$ and $SiN_x$ dielectric layers and the proper selection of the etching gas, the final gate length (Lg) was insensitive to the process conditions such as the dielectric over-etching time. From the microwave measurement up to 40GHz, extrapolated fT and fmax as high as 371 and 345 GHz were obtained, respectively. We believe that the developed side-wall process would be directly applicable to finer gate fabrication, if the initial line length is lessened below the l00nm range.

A New EEPROM with Side Floating Gates Having Different Work Function from Control Gate

  • Youngjoon Ahn;Sangyeon Han;Kim, Hoon;Lee, Jongho;Hyungcheol Shin
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제2권3호
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    • pp.157-163
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    • 2002
  • A new flash EEPROM device with p^+ poly-Si control gate and n^+ poly-Si floating side gate was fabricated and characterized. The n^+ poly-Si gate is formed on both sides of the p^+ poly-Si gate, and controls the underneath channel conductivity depending on the number of electron in it. The cell was programmed by hot-carrier-injection at the drain extension, and erased by direct tunneling. The proposed EEPROM cell can be scaled down to 50 nm or less. Shown were measured programming and erasing characteristics. The channel resistance with the write operation was increased by at least 3 times.

AND 게이트에 대한 2차 G-equivariant 로직 게이트 및 AES 구현에의 응용 (Second-Order G-equivariant Logic Gate for AND Gate and its Application to Secure AES Implementation)

  • 백유진;최두호
    • 정보보호학회논문지
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    • 제24권1호
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    • pp.221-227
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    • 2014
  • 스마트카드 등과 같은 모바일 기기에 구현된 암호 알고리즘은 수학적 안전성뿐만 아니라 부채널 공격에 대한 안전성도 함께 고려되어야 한다. 부채널 공격이란 구현된 암호 알고리즘의 연산 과정 중에 발생하는 부채널 정보를 이용해서 비밀 정보를 알아내는 공격 방법이다. 특히 전력분석 공격은 암호 연산 수행시 발생하는 전력 소비량의 변화를 측정함으로써 암호 기기 내부의 비밀 정보를 알아내는 공격법으로 이에 대한 여러 가지 대응 방법이 제안되었다. 본 논문에서는 블록 암호 알고리즘 구현시 전력분석 공격 및 글리치 공격을 방어할 수 있는 게이트 레벨 기법을 새롭게 제안한다. 또한 본 논문에서 제안한 방법을 이용하여 AES 블록 암호 알고리즘을 전력분석 공격 및 글리치 공격에 안전하게 구현할 수 있는 방법을 제시한다.