• 한국전기전자재료학회논문지
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• 제35권6호
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• pp.576-580
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• 2022

Semiconductor devices have evolved from 2D planar FETs to 3D bulk FinFETs, with aggressive device scaling. Bulk FinFETs make it possible to suppress short-channel effects. In addition, the use of low-k dielectric materials as a vacuum gate spacer have been suggested to improve the AC characteristics of the bulk FinFET. However, although the vacuum gate spacer is effective, correlation between the vacuum gate spacer and the short-channel-effects have not yet been compared or discussed. Using a 3D TCAD simulator, this paper demonstrates how to optimize bulk FinFETs including a vacuum gate spacer and to suppress short-channel effects.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제51권11호
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• pp.517-525
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• 2002

The channel region of seep-sub-micrometer MOSFET is non-uniformly doped with pocket implant. Therefore, the advanced threshold voltage model is needed to account for the Short-Channel Effect and Reverse-Short-Channel Effect due to the non-uniform doping concentration in the channel region. In this paper, A scalable analytical model for the MOSFET threshold voltage is developed. The developed model is verified with MEDICI and TSUPREM simulator.

• 대한전자공학회논문지
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• 제27권1호
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• pp.74-80
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• 1990

The transconductance of short channel LDD MOSFETs in the saturation region (high Vd)has shown different characteristics from that of conventional device. The transconductance in saturation regime of short channel LDD MOSFETs is reduced from maximum value at higher gate voltage. This decline is analyzed as the velocity saturation effects of carrier at LDD region but accurate analytical expressions for the drain current Idsat and the transconductance Gmsat in the saturation regime are still not in existence. Recently the drain current dependence of parasitic source resistance Rs has been modeled from the velocity saturation of carriers in LDD region. In this study, we approximate that Rmsat that Rs is linearly dependent on the applied gate voltage. Analytical expressions for Idsat and Gmsat obtained from this approximation show the same general behavior as experimental results of short channel LDD NMOSFETs.

• 디지털융복합연구
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• 제12권3호
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• pp.249-254
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• 2014

무선 랜 시스템은 고속의 데이터를 전송하기 위하여 끊임없이 진화 중이며 통신성능을 향상시키기 위해서는 더욱 정밀한 채널추정이 필수적으로 요구된다. 본 논문에서는 IEEE 802.11 기반 무선 모뎀의 PLCP 구조에서 기존의 긴 훈련심볼만을 이용하여 채널을 추정하는 LS 알고리즘의 성능을 개선하고자 하였다. 48개의 부반송파 중에서 12개의 위치에 짧은 훈련 심볼을 전송하고 있다는 사실을 이용하여 2개의 긴 훈련심볼 뿐만 아니라 하나의 짧은심볼도 함께 사용하여 채널을 추정하는 새로운 LS 추정 알고리즘을 제안하였다. 두 개의 긴 훈련심볼 뿐만 아니라 짧은 훈련 심볼을 이용함으로써 보다 향상된 채널 추정을 제공할 수 있음을 보였으며 제안된 채널 추정알고리즘은 IEEE 802.11p WAVE 차량통신 시스템에도 적용이 가능하리라 생각된다. 또한 학부 및 대학원의 OFDM 관련 채널 추정 교육 시 본 논문의 내용이 유용하게 사용될 수 있을 것이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권3호
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• pp.237-244
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• 2013

A continuous, explicit drain-current equation for short-channel double-gate (DG) MOSFETs has been derived based on the explicit surface potential equation. The model is physically derived from Poisson's equation in each region of operation and adopted in the unified regional approach. The proposed model has been verified with numerical solutions, physically scalable with channel length and gate/oxide materials as well as oxide/channel thicknesses.

• 한국전기전자재료학회논문지
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• 제19권9호
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• pp.793-799
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• 2006

In this paper, the gate leakage current is first calculated using the experimental method between gate and drain by opening source electrode. the gate to drain current has been obtained with ground source. The difference between two currents has been tested and proves that the electric field generated by channel charge effect against the image force lowering.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.749-752
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• 2014

Spacer 유무와 핀 폭, 채널길이에 따른 n채널 MuGFET의 단채널 및 열화 특성을 비교 분석 하였다. 사용된 소자는 핀 수가 10인 Tri-Gate이며 Spacer 유무에 따른 핀 폭이 55nm, 70nm인 4종류이다. 측정한 소자 특성은 DIBL, subthreshold swing, 문턱전압 변화 (이하 단채널 현상)과 소자열화이다. 측정 결과, 단채널 현상은 spacer가 있는 것이 감소하였고, hot carrier degradation은 spacer가 있고 핀 폭이 작은 것이 소자열화가 적었다. 따라서, spacer가 있는 LDD(Lightly Doped Drain) 구조이며 핀 폭이 작은 설계방식이 단채널 현상 및 열화특성에 더욱 바람직하다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권3호
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• pp.225-231
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• 2010

In this paper, we investigate the channel thermal noise in nanoscale MOSFETs. Simple analytical model of thermal noise factor in nanoscale MOSFETs is presented and it is verified with accurately measured noise data. The noise factor is expressed in terms of the channel conductance and the electric field in the gradual channel region. The proposed noise model can predict the channel thermal noise behavior in all operating bias regions from the long-channel to nanoscale MOSFETs. From the measurement results, we observed that the thermal noise model for the long-channel MOSFETs does not always underestimate the short-channel thermal noise.

• 대한전자공학회논문지TE
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• 제37권2호
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• pp.6-11
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• 2000

본 논문에서는 단채널 n형 GaAs MESFET 소자의 공핍층의 두께가 선형적으로 변한다는 근사를 적용하여 공핍층내의 2차원 프와송 방정식을 풀어 단채널 GaAs MESFET의 전류-전압 특성을 해석적으로 도출하는 모델을 제안하였다. 이 모델로부터 문턱 전압, 소오스와 드레인의 저항 및 드레인 전류식을 도출하였다 계산 결과로부터 전류-전압 특성 곡선에서 단채널 소자의 특성인 Early 효과를 설명할 수 있었고 소오스 접촉 저항과 드레인 접촉 저항에 의한 전압 강하도 설명할 수 있었다. 더욱이 본 모델은 소자 해석에 있어서 단채널 소자에만 국한되지 않고 장채널 소자의 특성을 해석하는 데에도 적용할 수 있었다.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.9-16
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• 2008

본 논문에서는 short-gate SOI MESFET의 문턱전압 도출을 위한 간단한 해석적 모델을 제시하였다. 완전 공핍된 실리콘 채널 영역에서는 2차원 Poisson 방정식을, buried oxide 영역에서는 2차원 Laplace 방정식을 반복법(iteration method)을 이용해 풀어 각 영역 내에서의 전위 분포를 채널에 수직한 방향의 좌표에 대해 5차 다항식으로 표현하였으며 채널 바닥 전위를 구하였다. 채널 바닥 전위의 최소치가 0이 되는 게이트 전압을 문턱 전압으로 제안하여 closed-form의 문턱 전압 식을 도출하였다. 도출된 문턱 전압 표현 식을 모의 실험한 결과, 소자의 구조 parameter와 가해진 bias 전압에 대한 정확한 의존성을 확인할 수 있었다.