• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.125-128
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• 2001

In this paper, we propose a low power Scan-based Built-ln Self Test based on circuit partitioning and pattern suppression using modified test control unit. To partition a CUT(Circuit Under Testing), the MHPA(Multilevel Hypergraph Partition Algorithm) is used. As a result of circuit partition, we can reduce the total length of test pattern, so that power consumptions are decreased in test mode. Also, proposed Scan-based BIST architecture suppresses a redundant test pattern by inserting an additional decoder in BIST control unit. A decoder detects test pattern with high fault coverage, and applies it to partitioned circuits. Experimental result on the ISCAS benchmark circuits shows the efficiency of proposed low power BIST architecture.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.43-48
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• 2008

일반적으로 자체 테스트 동작은 입력 벡터들 사이에 상호 연관성이 없기 때문에 더 많은 전력을 소비하는 것으로 알려져 있다. 이러한 점은 회로에 손상을 유발할 뿐 아니라 배터리 수명에도 악영향을 미치기 때문에 반드시 해결되어야 할 과제 중 하나이다. 이를 위해 본 논문에서는 새로운 방식의 BIST(Built-In Self Test) 구조를 제안하여 테스트 동작에서의 천이를 감소시키고, 이를 통해 전력소모를 줄이고자 한다. 제안하는 구조에서는 LFSR(Linear Feedback Shift Register)을 통해 생성되는 pseudo-random 테스트 벡터가 스캔 경로로 들어가기 전에 3 bit씩 모아 더 적은 천이를 가지는 4 bit의 패턴으로 변형한다. 이러한 변형과 그에 대한 복원 과정은 기존의 스캔 BIST 구조에서 Bit Generator와 Bit Dropper라는 모듈을 추가하여 간단히 구현하였다. 제안하는 구조를 ISCAS'89 benchmark 회로에 적용한 결과 약 62%의 천이 감소를 확인하였고 이를 통해 제안하는 구조의 효율성을 검증하였다.

• 전자공학회논문지
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• 제52권6호
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• pp.70-76
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• 2015

본 논문은 FPGA 내부의 경계 스캔 체인을 자가 테스트 회로로써 재활용하기 위한 FPGA 자가 테스트 회로 설계 기술을 소개한다. FPGA의 경계 스캔 체인은 테스트나 디버깅 기능뿐만 아니라 각 셀에 연결되어 있는 입출력 핀의 기능을 설정하기 위해서도 사용되기 때문에 일반적인 칩의 경계 스캔 셀보다 매우 크다. 따라서, 본 논문에서는 FPGA 경계 스캔 셀의 구조를 분석하고 소수의 FPGA 로직과 함께 테스트 패턴 생성과 결과 분석이 가능하도록 설계한 BIST(built-in-self-test) 회로를 제시한다. FPGA의 경계 스캔 체인을 자가 테스트를 위하여 재사용함으로써 면적 오버헤드를 줄일 수 있고 보드상에서 프로세서를 사용한 온-라인(on-line) 테스트/모니터링도 가능하다. 실험을 통하여 오버헤드 증가량과 시뮬레이션 결과를 제시한다.

• 제어로봇시스템학회논문지
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• 제10권2호
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• pp.178-184
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• 2004

In this paper, we designed an image processing system for the high speed line-scan camera which adopts the new memory model we proposed. As a resolution and a data rate of the line-scan camera are becoming higher, the faster image processing systems are needed. But many conventional systems are not sufficient to process the image data from the line-scan camera during a very short time. We designed the memory controller which eliminates the time for transferring image data from the line-scan camera to the main memory with high-speed SRAM and has a dual-port configuration therefore the DSP can access the main memory even though the memory controller are writing the image data. The memory controller is implemented by VHDL and Xilinx SPARTAN-IIE FPGA.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권3호
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• pp.345-355
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• 2014

Today's System-on-a-Chip (SoC) is designed with reusable IP cores to meet short time-to-market requirements. However, the increasing cost of testing becomes a big burden in manufacturing a highly integrated SoC. In this paper, an efficient parallel scan test technique is introduced to minimize the test application time. Multiple scan enable signals are adopted to implement scan architecture to achieve optimal test application time for the test patterns scheduled for concurrent scan test. Experimental results show that testing times are considerably reduced with little area overhead.

• 방송공학회논문지
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• 제11권3호
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• pp.320-325
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• 2006

JPEG 표준에 의거한 정지 영상 압축을 위하여, 영상은 겹치지 $8{\times}8$ 블록 단위로 분할된다. 카메라 모듈로부터는 라스터 스캔 순서로 화소 데이터를 입력되기 때문에 JPEG 인코더와의 사이에 화소 순서 정렬을 위한 스캔 순서 변환기가 위치한다. 일반적으로 카메라와 인코더 동작을 병렬로 수행하기 위하여 8 라인에 해당하는 화소 데이터를 저장하기 위한 로컬 메모리를 2개 필요하다. 그러나 이와 같이 2개의 메모리를 사용하는 구조는 영상의 수평 해상도에 정비례하여 메모리 용량이 증가하는 문제 때문에 고해상도 영상 압축에는 적합하지 않게 된다. 본 논문에서는 하나의 메모리를 사용하여 스캔 순서 변환을 수행할 수 있는 록 메모리 주소 생성 알고리즘을 제안한다. 이 알고리즘은 가산기와 감산기와 같은 기본 연산 소자로 구현되기 때문에, JPEG 인코더를 내장한 시스템을 효과적으로 구성할 수 있게 한다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.74-79
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• 2006

Advanced Microcontroller Bus Architecture (AMBA) 기반 System-on-Chip (SoC)에서는 기능적 테스트를 위해 ARM사의 Test Interface Controller (TIC)를 사용한다. 따라서 구조적 스캔 테스트 패턴도 TIC와 AMBA 버스를 통해 인가하면서 스캔입력과 출력을 동시에 수행할 수 없다는 단점이 있다. 본 논문에서는 ARM 코어를 사용하는 SoC 테스트를 위한 AMBA based Test Access Mechanism (ATAM)을 제안한다. 기존 TIC와의 호환성을 유지하고 스캔 입력과 출력을 동시에 할 수 있으므로 고가의 Automatic Test Equipment (ATE)를 통한 테스트 시간을 대폭 절감할 수 있다.

• 한국구조물진단유지관리공학회 논문집
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• 제23권7호
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• pp.66-71
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• 2019

본 논문에서는 도시 시설물 지능형 유지관리를 위한 내부 철근 두께의 예측을 위해 GPR 데이터를 활용한 철근 두께 예측 기법에 관한 연구를 실시하였다. 국내의 규격 미달 철근의 사용 및 배근 시공과 같은 부실시공 사례에서 볼 수 있듯이, 철근 두께에 대한 정보의 경우 규격 미달 철근의 사용에 대한 구조물 정밀 안전진단을 위해서 꼭 필요함을 알 수 있다. 이를 위해 본 연구에서는 시편을 제작하여 철근 직경을 단계적으로 증가시켜 GPR의 B-scan 데이터를 취득하였다. GPR 의 B-scan 데이터는 가시성이 떨어지기 때문에 이를 migration을 통해 히트맵 이미지 데이터로 변화시켜 데이터의 직관성을 높이고자 하였다. 본 연구는 보편적으로 이용되는 B-scan 데이터와 히트맵 데이터의 합성곱 신경망(CNN) 적용 시 결과를 비교하기 위해 B-scan 및 히트맵 데이터에서 각각 철근에 대한 영역을 추출하여 학습 및 검증 데이터를 구축하였으며, 구축된 데이터에 CNN을 적용하였다. 그 결과, 히트맵 데이터의 경우 B-scan 데이터와 비교하였을 때 더 좋은 결괏값을 얻을 수 있었다. 이를 통해 GPR 히트맵 데이터를 이용하였을 경우 B-scan 데이터를 이용하였을 때보다 더 높은 정확도로 철근 두께를 예측할 수 있음을 확인하였으며, 시설물 내부 철근 두께 예측의 가능성을 검증하였다.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권12호
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• pp.675-682
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• 2000

When a system is composed of multi-boards, an efficient bus arbitration method for the data transfer bus must be provided for guaranteeing proper operations. In this paper, a new test methodology is developed which is used for testing on-line bus arbitration. In the new test methodology, events that are occurred during bus arbitration are defined, and expected signals during fault-free bus arbitration are compared with the signals captured during on-line bus arbitration using boundary-scan cells. For this, a new test architecture is proposed which is efficient for the maintenance and the repair of multi-board systems. In addition, the new methodology can be used with off-line interconnect test using boundary-scan.

• 대한의용생체공학회:의공학회지
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• 제7권2호
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• pp.133-138
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• 1986

Abstract In a conventional digital sector scan system in the ultrasound medical imaging, the sampling space is in the polar coordinates while the display space is in the cartesian coordinates, which necessitates a coordinate transformation process resultion process resulting the overall system very complex and bulky. In this paper we propose a new architecture of the Digital-Scan-Converter (DSC) for the ultrasound sector scan system in which sampling space is the same as the display space, so the data are displayed as they are acquired without any interpola- tion process required. To implement the above real time DSC. two frequency synthesizes with very high switching time and a low-pass filter are required. The former determines the precise location of the data points and the latter fills the gap betw- een pixels in the horizontal direction.