• 한국전자파학회논문지
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• 제24권8호
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• pp.798-804
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• 2013

본 논문에서는 고주파 회로 모델링을 이용하여 전기자동차의 LDC로부터 방출되는 전도성 전자파 잡음을 시스템-레벨에서 분석하였다. 관련 전도 방출의 주요 원인은 LDC에서 사용하는 펄스폭 변조 방식의 100 kHz 스위칭 동작에 기인하며, 이러한 전도 방출은 공통-임피던스 결합 및 유도성 결합을 통해 AM/FM 주파수 대역에서의 무선주파수 간섭을 유발한다. 이러한 문제를 분석하기 위해 LDC를 구성하고 있는 MOSFET과 고압 커패시터, 고전압 케이블과 버스 바에 대한 기본 회로는 물론, 각 부분에서 존재하는 기생 성분 및 비선형 특성을 해석하여 LDC 전체를 포함한 시스템-레벨의 고주파 등가회로 모델을 제안하였다. 이러한 모델을 이용하여 시뮬레이션과 측정을 비교하여 유사성을 검증하였다. 향후 이러한 접근 방법이 전기자동차의 전자파 적합성 설계에 효과적으로 사용될 수 있을 것으로 기대한다.

• 전기전자학회논문지
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• 제3권2호
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• pp.226-235
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• 1999

SPICE잡음모델식 및 그 모델변수들의 특성을 조사하기 위하여, BiCMOS공정으로 제조된 NMOS소자에서 1/f 잡음을 측정하여 기존에 발표된 1/f 잡음의 실험결과 및 모델들과 비교해 보았다. 일반적으로 알려진 드레인 잡음전류의 전력밀도 스펙트럼 $S_{Id}$의 게이트 바이어스 의존도 및 드레인 전압에 따른 그 특성이 본 연구의 n-MOSFET소자에서도 측정되었다. 등가게이트 전압잡음전력밀도 $S_{Vg}$의 바이어스 의존도도 채널의 길이가 비교적 길 때에는 이론 및 실험적으로 알려진 결과와 대체적으로 일치하나, 짧은 채널에서는 $S_{Id}$ 및 $S_{Vg}$에 관한 기존 모델들의 적용이 타당하지 않았다 그러므로 본 논문에서는 서로 상이한 잡음모델들을 비교해서 본 연구의 시료소자인 BiCMOS공정에 적용 가능한 1/f 잡음모델을 모색하였다.

• 센서학회지
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• 제8권2호
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• pp.163-170
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• 1999

각각 8개의 N과 P채널 EEPROM을 이용하여 광섬유 엔진 모니터용 압력센서를 위한 A/D 변환기를 설계하였다. EEPROM의 쓰기와 소거동작에서 요구되는 높은 프로그래밍 전압의 크기를 낮추기 위한 지역전계강화 효과가 소개된다. 프로그래밍 모드에서 EEPROM의 선형적 저장능력을 관찰하기 위해 MOSIS의 $1.2\;{\mu}m$ double-poly CMOS 공정을 이용하여 셀이 제작되었다. 그 결과 1.25V와 2V구간에서 10mV 미만의 오차 내에서 셀이 선형적으로 프로그램 되는 것을 보았다. 이러한 실험 결과를 이용하여 프로그램 가능한 A/B 변환기의 동작이 Hspice에서 시뮤레이션 되었으며, 그 결과 A/D 변환기가 $37\;{\mu}W$의 전력을 소모하고 동작주파수는 333MHz 정도인 것으로 관찰되었다.

• 전력전자학회논문지
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• 제26권3호
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• pp.214-221
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• 2021

SiC MOSFETs require a faster and more reliable short-circuit protection circuit than conventional methods due to narrow short-circuit withstand times. Therefore, this research proposes a short-circuit protection circuit using a current-sensing circuit based on Rogowski coil. The method of designing the current-sensing circuit, which is a component of the proposed circuit, is presented first. The integrator and input/output filter that compose the current-sensing circuit are designed to have a wide bandwidth for accurately measuring short-circuit currents with high di/dt. The precision of the designed sensing circuit is verified on a double pulse test (DPT). In addition, the sensing accuracy according to the bandwidth of the filters and the number of turns of the Rogowski coil is analyzed. Next, the entire short-circuit protection circuit with the current-sensing circuit is designed in consideration of the fast short-circuit shutdown time. To verify the performance of this circuit, a short-circuit test is conducted for two cases of short-circuit conditions that can occur in the half-bridge structure. Finally, the short-circuit shutdown time is measured to confirm the suitability of the proposed protection circuit for the SiC MOSFET short-circuit protection.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2003년도 춘계전력전자학술대회 논문집(1)
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• pp.279-282
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• 2003

In this paper, to apply piezoelectric transformer for PDA backlight inverter, piezoelectric transformer using the composition which $Nb_2O_5$ added into PNW-PMN-PZT ceramics was fabricated as Rosen-type one with the size of $1165mm^3$. And their electrical characteristics were investigated with the variations of load resistance and driving frequency And then, the driving circuit for PDA CCFL(0.6W) which composed of the two MOSFETs connecting in series was manufactured using piezoelectric transformer, VCO and one-chip microprocessor. After driving for 25 min using the proposed circuit for PDA CCFL(0.6W), driving frequency of 214.4kHz, input voltage of 31.78 V and input current of 21.1mA were shown. And then, output voltage of 293.2 V and output current of 2.2mA were shown. At the same time, efficiency of 96.2$\%$ and temperature rise of $3.6^{\circ}C$ were appeared at the piezoelectric transformer.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.8-13
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• 2008

균일하게 도핑된 반도체에서, 분포된 확산 잡음원에 의해서 발생하는 단자잡음전류의 전력주파수밀도를 계산하였다. 고정된 전압에서 반도체의 길이가 작아짐에 따라, 또는 주어진 반도체에서 전류레벨이 증가함에 따라, AC 단락잡음전류는 열잡음 뿐만 아니라 과잉잡음을 보인다. 이 과잉잡음은 채널길이가 외인성 Debye 길이에 비해 매우 작은 경우에는 산탄잡음의 스펙트럼과 같은 모습을 보인다. 유한한 주파수에서 속도요동 잡음원에 의한 외인성 반도체에서 발생하는 과잉잡음을 최초로 유도하였다. 유도된 과잉잡음 공식은 반도체 채널의 통과 시간, 유전 이완 시간, 속도 이완 사이의 상호 작용에 따라 단자잡음 전류와 캐리어 농도 요동이 결정됨을 명시적으로 보여준다. 또한 유도된 해석적 식을 사용하여 여러 가지 반도체 샘플 길이와 바이어스, 주파수에 따른 잡음 스펙트럼의 변화도를 계산하였다. 유도된 공식은 quasi-ballistic 수송현상이 중요한 역할을 하는 나노스케일 MOSFET의 잡음 발생 기제를 이해할 수 있는 기반이 된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권3호
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• pp.146-153
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• 2006

We have been investigating InGaAs HEMTs as a future high-speed and low-power logic technology for beyond CMOS applications. In this work, we have experimentally studied the role of the side-recess spacing $(L_{side})$ on the logic performance of 50 nm $In_{0.7}Ga_{0.3}As$ As HEMTs. We have found that $L_{side}$ has a large influence on the electrostatic integrity (or short channel effects), gate leakage current, gate-drain capacitance, and source and drain resistance of the device. For our device design, an optimum value of $L_{side}$ of 150 nm is found. 50 nm $In_{0.7}Ga_{0.3}As$ HEMTs with this value of $L_{side}$ exhibit $I_{ON}/I_{OFF}$ ratios in excess of $10^4$, subthreshold slopes smaller than 90 mV/dec, and logic gate delays of about 1.3 ps at a $V_{CC}$ of 0.5 V. In spite of the fact that these devices are not optimized for logic, these values are comparable to state-of-the-art MOSFETs with similar gate lengths. Our work confirms that in the landscape of alternatives for beyond CMOS technologies, InAs-rich InGaAs FETs hold considerable promise.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권3호
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• pp.159-167
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• 2005

Quantization effects (QEs), which manifests when the device dimensions are comparable to the de Brogile wavelength, are becoming common physical phenomena in the present micro-/nanometer technology era. While most novel devices take advantage of QEs to achieve fast switching speed, miniature size and extremely small power consumption, the mainstream CMOS devices (with the exception of EEPROMs) are generally suffering in performance from these effects. In this paper, an analytical model accounting for the QEs and poly-depletion effects (PDEs) at the silicon (Si)/dielectric interface describing the capacitance-voltage (C-V) and current-voltage (I-V) characteristics of MOS devices with thin oxides is developed. It is also applicable to multi-layer gate-stack structures, since a general procedure is used for calculating the quantum inversion charge density. Using this inversion charge density, device characteristics are obtained. Also solutions for C-V can be quickly obtained without computational burden of solving over a physical grid. We conclude with comparison of the results obtained with our model and those obtained by self-consistent solution of the $Schr{\ddot{o}}dinger$ and Poisson equations and simulations reported previously in the literature. A good agreement was observed between them.

• 한국정보통신학회논문지
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• 제21권8호
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• pp.1465-1470
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• 2017

기존의 MOSFET에서는 반전층보다 항상 실리콘 두께가 크기 때문에 드레인유도 장벽감소가 실리콘 두께에 관계없이 산화막 두께 및 채널길이의 함수로 표현되었다. 그러나 10 nm 이하 저도핑 이중게이트 구조에서는 실리콘 두께 전체가 공핍층이 형성되기 때문에 기존의 SPICE 모델을 사용할 수 없게 되었다. 그러므로 이중게이트 MOSFET에 대한 새로운 SPICE 용 드레인유도 장벽감소 모델을 제시하고자 한다. 이를 분석하기 위하여 전위분포와 WKB 근사를 이용하여 열방사 및 터널링 전류를 구하였다. 결과적으로 드레인유도 장벽감소는 상하단 산화막 두께의 합 그리고 실리콘 두께의 2승에 비례하며 채널길이의 3승에 반비례한다는 것을 알 수 있었다. 특히 SPICE 파라미터인 정적 궤환계수가 1과 2사이에서 사용할 수 있어 합당한 파라미터로써 사용할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.434-435
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• 2012

Plasma enhanced chemical vapor deposition (PECVD) silicon dioxide thin films have many applications in semiconductor manufacturing such as inter-level dielectric and gate dielectric metal oxide semiconductor field effect transistors (MOSFETs). Fundamental chemical reaction for the formation of SiO2 includes SiH4 and O2, but mixture of SiH4 and N2O is preferable because of lower hydrogen concentration in the deposited film [1]. It is also known that binding energy of N-N is higher than that of N-O, so the particle generation by molecular reaction can be reduced by reducing reactive nitrogen during the deposition process. However, nitrous oxide (N2O) gives rise to nitric oxide (NO) on reaction with oxygen atoms, which in turn reacts with ozone. NO became a greenhouse gas which is naturally occurred regulating of stratospheric ozone. In fact, it takes global warming effect about 300 times higher than carbon dioxide (CO2). Industries regard that N2O is inevitable for their device fabrication; however, it is worthwhile to develop a marginable nitrous oxide free process for university lab classes considering educational and environmental purpose. In this paper, we developed environmental friendly and material cost efficient SiO2 deposition process by substituting N2O with O2 targeting university hands-on laboratory course. Experiment was performed by two level statistical design of experiment (DOE) with three process parameters including RF power, susceptor temperature, and oxygen gas flow. Responses of interests to optimize the process were deposition rate, film uniformity, surface roughness, and electrical dielectric property. We observed some power like particle formation on wafer in some experiment, and we postulate that the thermal and electrical energy to dissociate gas molecule was relatively lower than other runs. However, we were able to find a marginable process region with less than 3% uniformity requirement in our process optimization goal. Surface roughness measured by atomic force microscopy (AFM) presented some evidence of the agglomeration of silane related particles, and the result was still satisfactory for the purpose of this research. This newly developed SiO2 deposition process is currently under verification with repeated experimental run on 4 inches wafer, and it will be adopted to Semiconductor Material and Process course offered in the Department of Electronic Engineering at Myongji University from spring semester in 2012.