• Journal of information and communication convergence engineering
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• 제12권3호
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• pp.186-192
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• 2014

Monolithic three-dimensional integrated chips (3D ICs) are an emerging technology that offers an integration density that is some orders of magnitude higher than the conventional through-silicon-via (TSV)-based 3D ICs. This is due to a sequential integration process that enables extremely small monolithic inter-tier vias (MIVs). For a monolithic 3D memory, we first explore the static random-access memory (SRAM) design. Next, for digital logic, we explore several design styles. The first is transistor-level, which is a design style unique to monolithic 3D ICs that are enabled by the ultra-high-density of MIVs. We also explore gate-level and block-level design styles, which are available for TSV-based 3D ICs. For each of these design styles, we present techniques to obtain the graphic database system (GDS) layouts, and perform a signoff-quality performance and power analysis. We also discuss various challenges facing monolithic 3D ICs, such as achieving 50% footprint reduction over two-dimensional (2D) ICs, routing congestion, power delivery network design, and thermal issues. Finally, we present design techniques to overcome these challenges.

• Journal of information and communication convergence engineering
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• 제20권2호
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• pp.137-142
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• 2022

Monolithic three-dimensional (M3D) logics such as M3D-NAND, M3D-NOR, M3D-buffer, M3D 2×1 multiplexer, and M3D D flip-flop, consisting of modularized M3D inverters (M3D-INVs), have been proposed. In the previous M3D logic, each M3D logic had to be designed separately for a standard cell library. The proposed M3D logic is designed by placing modularized M3D-INVs and connecting interconnects such as metal lines or monolithic inter-tier-vias between M3D-INVs. The electrical characteristics of the previous and proposed M3D logics were simulated using the technology computer-aided design and Simulation Program with Integrated Circuit Emphasis with the extracted parameters of the previously developed LETI-UTSOI MOSFET model for n- and p-type MOSFETs and the extracted external capacitances. The area, propagation delay, falling/rising times, and dynamic power consumption of the proposed M3D logic are lower than those of previous versions. Despite the larger space and lower performance of the proposed M3D logic in comparison to the previous versions, it can be easily designed with a single modularized M3D-INV and without having to design all layouts of the logic gates separately.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 춘계학술대회
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• pp.481-482
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• 2022

본 논문은 MOSFET 트랜지스터로 구성된 monolithic 3D 인버터의 구조에서 하부 MOSFET 게이트 전압의 변화에 따라서 상부 MOSFET 트랜지스터의 random dopant fluctuation(RDF) 영향을 3차원 소자 시뮬레이션을 통하여 조사하였다. RDF 영향 조사를 위한 표본화는 kinetic monte carlo 방식을 통하여 진행하였으며, RDF 영향이 트랜지스터의 임계전압 변동에 영향을 주는 것을 확인하였고, 상부 트랜지스터와 하부 트랜지스터 사이에 전기적 커플링을 조사하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.514-516
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• 2018

이 논문은 모놀리식 3차원 공정 시 열에 의해 생성될 수 있는 계면 포획 전하가 3차원 인버터의 특성에 미치는 영향에 대하여 TCAD 시뮬레이션을 통해 확인하였다. 계면 포획 전하는 문턱 전압 및 ILD 두께에 따른 문턱 전압의 변화량에도 영향을 주었고 3차원 인버터의 입출력 특성에도 영향을 주는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제26권5호
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• pp.682-687
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• 2022

터널링 전계효과 트랜지스터(tunneling field-effect transistor; TFET)로 적층된 3차원 적층형 집적회로(monolithic 3D integrated-circuit; M3DIC)에 대한 연구 결과를 소개한다. TFET는 MOSFET(metal-oxide-semiconductor field-effect transistor)와 달리 소스와 드레인이 비대칭 구조이므로 대칭구조인 MOSFET의 레이아웃과 다르게 설계된다. 비대칭 구조로 인해서 다양한 인버터 구조 및 레이아웃이 가능하고, 그 중에서 최소 금속선 레이어를 가지는 단순한 인버터 구조를 제안한다. 비대칭 구조의 TFET를 순차적으로 적층한 논리 게이트인 NAND 게이트, NOR 게이트 등의 M3DIC의 구조와 레이아웃을 제안된 인버터 구조를 바탕으로 제안한다. 소자와 회로 시뮬레이터를 이용해서 제안된 M3D 논리게이트의 전압전달특성 결과를 조사하고 각 논리 게이트의 동작을 검증한다. M3D 논리 게이트 별 셀 면적은 2차원 평면의 논리게이트에 비해서 약 50% 감소된다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.614-615
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• 2016

Junctionless FET(JLFET)로 구성된 적층형 3차원 인버터의 전기적 상호작용을 연구하였다. 상단과 하단 트랜지스터의 사이에 Inter Layer Dielectric (ILD) 두께가 50 nm 이하일 때에 하단 트랜지스터의 게이트 전압에 따라서 상단 트랜지스터에 전류-전압 특성이 급격히 변화하는 모습을 보였다. 따라서, 적층형 구조를 사용할 때에도 두 트랜지스터의 거리에 따른 전기적 상호작용을 고려해야 한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.257-259
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• 2019

이 논문은 3차원 순차적 NOR 게이트 구조에 존재하는 전기적인 상호작용을 TCAD 시뮬레이션을 이용해 조사하였다. 3차원 순차적 NOR 게이트의 전기적 상호작용은 하층 및 대각선에 위치한 소자에 의해 발생할 수 있다. 대각선에 위치한 소자의 PgateB에 전압의 유무에 관계없이 상층 NMOSFET의 드레인 전류가 동일하게 나타났고, 대각선 방향으로의 전기적인 상호작용은 소자 특성에 영향을 주지 않는 것을 확인하였다.

• 세라미스트
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• 제21권4호
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• pp.406-415
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• 2018

Lithium ion batteries have been widely adopted as energy storage and the LIB global market has grown fastest. However, LIB players have struggled against maximizing energy density since commercial monolithic electrodes are limited by electrolyte depletion caused by long and tortuous Li-ion diffusion pathways. Recently, new strategies designing the structure of battery electrodes strive for creating fast Li-ion path and alleviating electrolyte depletion problem in monolithic electrodes. In this paper, given the fundamental and experimental approaches, we compare the monolithic to structured electrodes and demonstrate the ways to fabricate high energy, fast chargeable Lithium ion battery.

• Journal of information and communication convergence engineering
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• 제14권1호
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• pp.40-44
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• 2016

The device coupling between the stacked top/bottom field-effect transistors (FETs) in two types of monolithic 3D inverter (M3INV) with/without a metal layer in the bottom tier is investigated, and then the regime of the thickness T_ILD and dielectric constant ε_r of the inter-layer distance (ILD), the doping concentration N_d (N_a), and length L_g of the channel, and the side-wall length L_SW where the stacked FETs are coupled are studied. When N_d (N_a) < 10¹⁶ cm^-3 and L_SW < 20 nm, the threshold voltage shift of the top FET varies almost constantly by the gate voltage of the bottom FET, but when N_d (N_a) > 10¹⁶ cm^-3 or L_SW > 20 nm, the shift decreases and increases, respectively. M3INVs with T_ILD ≥ 50 nm and ε_r ≤ 3.9 can neglect the interaction between the stacked FETs, but when T_ILD or ε_r do not meet the above conditions, the interaction must be taken into consideration.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 추계학술대회
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• pp.118-120
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• 2022

본 논문은 M3D(Monolithic 3-Dimension) Inverter의 소자 구조에서 메탈 게이트의 WFV(Work-function Variation)의 영향에 따른 임계전압의 변화에 대하여 조사했다. 또한 PMOS 위에 NMOS가 적층된 인버터의 전기적 상호작용에 따른 임계전압의 변화를 조사하기 위해 PMOS에 0과 1 V의 전압을 인가하여 전기적 상호작용을 조사하였다. 사용된 메탈 게이트의 평균 일함수에 대한 임계전압의 변화량은 0.1684 V로 측정되었고, 표준편차는 0.00079 V가 조사 되었다.