• 대한전자공학회논문지SD
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• 제39권1호
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• pp.76-82
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• 2002

본 논문에서는 전류 모드 다치 논리 CMOS 회로를 이용하여 4치-2치 논리 복호기, 4치 논리 전류 버퍼 4치 논리 전가산기를 제안하였다. 제안한 전가산기는 15개의 트랜지스터를 사용하여 기존의 2치 논리 CMOS 형태의 전가산기와 Current의 전가산기에 비하여 소자수가 각각 60.5%와 48.3% 감소되었으며, 이로 인해 면적 및 내부 노드수가 감소되었다. 본 논문의 회로들은 HSPICE를 사용하여 시뮬레이션 하였고 그 결과를 통하여 각각의 회로들이 정확하게 동작함을 확인하였다. 시뮬레이션 결과, 제안한 전가산기는 1.5ns의 전달 지연과 0.45mW의 전력소모 특성을 갖는다. 또한 전가산기는 본 논문에서 설계한 복호기 및 4치 논리 전류 버퍼를 사용하면 기존의 2치 논리에 쉽게 적용할 수 있다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.72-79
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• 2003

본 논문에서는 CMOS 다치 논리회로를 이용한 32×32 Modified Booth 곱셈기를 제시하였다. 이 곱셈기는 Radix-4 알고리즘을 이용하였으며, 전류모드 CMOS 4차 논리회로로 구현하였다. 설계한 곱셈기는 트랜지스터 수를 기존의 전압 모드 2진 논리 곱셈기에 비해 63.2%, 이전의 다치 논리 곱셈기에 비해 37.3% 감소시켰다. 이 곱셈기는 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 하였다. 설계한 회로는 3.3V의 공급전압과 단위전류 10㎂를 사용하여, 0.3㎛ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 설계한 곱셈기는 5.9㎱의 최대 전달지연시간과 16.9mW의 평균 전력소모 특성을 갖는다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.16-24
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• 2009

Independent-Gate-Mode Double-Gate(IGM-DG) MOSFET는 기존의 DG-MOSFET의 3-terminal 소자구조가 갖고 있는 한계에서 벗어나 front-gate와 back-gate를 서로 다른 전압으로 구동하는 것이 가능하다. IGM-DG를 이용함으로써 4번째 단자의 자유도에 의해 회로설계가 간단해 질 뿐 아니라, 집적도를 향상시킬 수 있는 장점을 가진다. 본 논문에서는 IGM-DG MOSFET를 사용하여 RF 수신단을 설계하였고, HSPICE 시뮬레이션을 통해 회로성능을 검증하고 소자의 특성변화에 따른 최적의 회로설계 방향을 제시하였다.

• 한국멀티미디어학회논문지
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• 제7권11호
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• pp.1515-1520
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• 2004

본 논문에서는 저전압에서 동작이 가능하며 이득값이 뛰어난 능동소자를 이용하여 750kHz의 중심주파수특성을 나타내는 연속시간 대역통과 능동필터를 설계하였다. 이용된 적분기는 이득특성에 영향을 주는 트랜스컨덕턴스값을 증가시키기 위해 CMOS 상보형 캐스코드 방식을 이용하여 구성되었으며, 0.25$\mu\textrm{m}$ CMOS n-well 공정 파라미터를 이용한 hspice 시뮬레이션 결과, 2V 공급전압하에서 42dB의 이득값과 200MHz의 단위이득주파수 특성을 나타내었다. 또한 이를 이용하여 설계된 대역통과 능동필터는 747kHz의 중심주파수특성을 나타내고 659kHz의 대역폭 특성을 보여주었다.

• 한국정보통신학회논문지
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• 제9권3호
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• pp.582-586
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• 2005

본 논문은 locking 상태에 따라서 루프대역폭이 변화하는 Phase Locked Loop (PLL)의 구조를 제안하였다. 제안한 PLL은 기본적인 PLL 블록과 NOR Gate, Inverter, Capacitor, 그리고 Schmitt trigger로 이루어진 Locking Status Indicator(LSI) 블록으로 구성되었다. LSI는 Loop Fille.(LF)에 공급되는 전류와 저항 값을 locking 상태에 따라 변화시켜서 unlock이 되면 넓은 루프대역폭 가지는 PLL로, lock이 되면 좁은 루프대역폭을 가지는 PLL로 동작하도록 한다. 이러한 구조의 PLL은 짧은 locking 시간과 저 잡음의 특성을 동시에 만족시킬 수 있다. 제안된 PLL은 Hynix CMOS $0.35{\mu}m$ 공정으로 Hspice 시뮬레이션 하였으며 40us의 짧은 locking 시간과 -76.1dBc 크기의 spur를 가진다.

• 한국정보통신학회논문지
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• 제15권8호
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• pp.1777-1781
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• 2011

본 연구는 통신 시스템 설계 시 백플레인 (Backplane)에서 HSTL (High-Speed Transceiver Logic)의 데이터 전송 및 수신 특성을 HSPICE를 사용하여 시뮬레이션을 수행하고 FPGA에 실제 구현하여 데이터 전송특성 분석하여 시뮬레이션 결과 비교 설명 하였다. 시뮬레이션과 측정 조건은 point to point 배선 길이에 대해 데이터 전송 특성을 가능한 데이터 전송 및 수신 한계 속도에 대해 검토 하였다. 측정 결과 point to point 접속 신호 전송 및 수신 한계속도에 영향을 주는 요인은 배선 길이와 주변 전기적 잡음이 매우 중요한 역할을 함을 알 수 있었다.

• 융합신호처리학회논문지
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• 제8권3호
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• pp.205-210
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• 2007

본 논문에서는 고속으로 아날로그 신호를 디지털 신호로 변환하기 위한 Flash A/D 변환기를 설계하였다. 해상도는 6-Bit로 설계하였으며, Flash A/D 변환기의 단점인 전력손실과 칩의 면적을 줄이기 위하여 CMOS 트랜지스터의 원리인 Threshold Inverter Quantization(TIQ) 구조를 이용하였다. TIQ로 동작시키기 위한 CMOS 트랜지스터 크기는 HSPICE의 반복적인 시뮬레이션 결과로 결정하였다. Flash A/D 변환기의 변환속도를 낮추는 Encoder 부분은 ROM이나 PLA 구조를 이용하지 않고 속도와 소비전력에서 우수하지만 설계과정이 복잡한 Fat Tree Encoder를 사용하였다. 제조공정은 Magna 0.18um CMOS에 Full Custom 방식으로 설계하였다. 시뮬레이션 결과 1.8 V 전원전압에 최대소비전력은 38.43 mW이며 동작속도는 2.7 GSPS를 얻을 수 있었다.

• 융합신호처리학회논문지
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• 제2권4호
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• pp.91-96
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• 2001

본 논문에서는 고속 저전력 곱셈기에 적합한 CPA(Carry Propagation Adder)로 부분의 ENMODL(Enhanced NORA MODL) 설계방식을 제안한다. ENMODL 설계방식은 반복성이 CLA(Carry -Look-ahead Adder) 가산기와 같은 회뢰에서 면적을 줄 일수 있고 동작 속도를 빠르게 할수 있다. 기존의 NMODL CLA 와 비교하여 6.27%동작속도가 빠르다. 따라서 본 논문에서는 저전 고속 곱셈기에 적합한 CPA 부분을 ENMODL CLA 가산기로 설계했고, 현대 0.6$\mu\textrm{m}$2-ploy 3-metal 공정파라미터를 이용하여 HSPICE로 시뮬레이션 하여 회로의 성능을 확인하였다. 또한 CADENCE tool를 이용하여 16비트 곱셈기에 적합한 ENMODL CLA를 레이아웃 하였다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.17-22
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• 2004

본 논문에서는 진폭 변조와 펄스 폭 변조를 모두 사용하는 새로운 AMOLED 디스플레이 구동 방식을 개발하였다. 펄스 폭 변조를 위해서 다섯 개의 서브 프레임으로 화상 프레임을 나누었고 진폭 변조를 위해 TFT 게이트 전압에 의해 제어되는 3가지의 OLED 휘도(전류) 레벨을 사용하였다. 이 두 종류의 변조를 조합하여 35(=243) 계조를 얻었다. 그리고 DAC를 사용하지 않고 2개의 쉬프트 레지스터를 갖는 새로운 데이터 전극 구동 회로를 설계하였다. 회로 동작은 6㎛ 채널 길이 다결정 TFT의 전류-전압 특성에서 추출된 TFT 파라미터를 이용한 HSpice 시뮬레이션을 통하여 검증하였다. 시뮬레이션 결과로부터 320×240, 이중 스캔, 243 계조 AMOLED 디스플레이를 구현할 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.1-8
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• 2006

본 논문에서는 OTFT를 기반으로 하는 AMOLED 디스플레이 구현을 위해 두 개의 OTFT와 하나의 캐패시터 그리고 하나의 OLED로 구성된 화소 회로를 설계하였고 그 동작을 시뮬레이션을 통하여 분석하였다. 먼저, 화소 회로를 이론적으로 설계하였고, $32\times32$ AMOLED 패널을 제작하기 위한 화소의 Layout을 설계하고 TFT W/L과 저장 캐패시터의 용량을 설계하였다. 그리고 설계된 화소 회로의 전기적 특성을 분석하기 위해 HSPICE 시뮬레이션 하였다 시뮬레이션 결과 OTFT 기반의 AMOLED 구현 가능성을 확인하였다.