• ETRI Journal
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• 제14권4호
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• pp.194-209
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• 1992

애널로그 회로 시뮬레이터인 HSPICE에 대한 사용자 인터페이스 시스팀을 개발하였다. 이 시스팀은 HSPICE 가 탑재된 컴퓨터와 TCP/IP 네트워크로 연결된 시스팀에서 HSPICE를 사용할 수 있도록 하는 네트워크 인터페이스 기능과 HSPICE 출력 데이터를 실제 신호 파형으로 그래픽 처리해서 분석할 수 있게 하는 사용자 인터페이스 기능을 제공한다. HSPICE 사용자가 아닌 일반 SPICE 사용자들도 출력데이터를 HSPICE 의 Graph Data File의 형태로 변환시켜 주면 사용자 인터페이스 기능을 이용해서 출력 데이터의 그래픽 처리 및 분석이 가능하다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2004년도 추계학술발표대회논문집 제23권 2호
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• pp.171-174
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• 2004

본 논문은 Hspice 를 사용한 달팽이관 생역학의 능동적이며 선형적인 1 차 그리고 2 차원 모델링을 보여준다. Hspice 모델링의 장점은 달팽이관 생역학을 아날로그 IC 칩으로 구현할 수 있다는 점이다. 즉 Biochip 으로 설계하는데 활용된다. 본 논문은 달팽이관 생역학을 어떻게 전기회로 모델화한 뒤, 다시 어떻게 Hspice 코드로 표현하는 가를 보여준다. 달팽이관 회로가 Hspice 코드 실행을 위해 변형되어야만 하는 과정을 상세히 보여준다. 1 차원의 결과와 2 차원의 결과를 비교하고 있다.

• The Journal of the Acoustical Society of Korea
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• 제24권3E호
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• pp.77-86
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• 2005

This paper shows one and two dimensional active linear modeling of cochlear biomechanics using Hspice. The advantage of the Hspice modeling is that the cochlear biomechanics may be implemented into an analog Ie chip. This paper explains in detail how to transform the physical cochlear biomechanics to the electrical circuit model and how to represent the circuit in Hspice code. There are some circuit design rules to make the Hspice code to be executed properly.

• 전자공학회논문지D
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• 제35D권7호
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• pp.63-71
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• 1998

Generally, electronic packaging designer uses HSPICE SOFTWARE TOOL to validate electric characteristics of traces layout before layout traces in PCB in hundreds Mb/s high speed digital circuits. We are in need of a plated through hole (PTH) model and a connector model to use HSPICE SOFTWARE TOOL. Those models have not been perfectly defined for HSPICE simulation. In this paper, we define a PTH model and a connector model for HSPICE simulation and discuss application range for these models. Th emodels are analytic models very applicable for HSPICE simulation and are used to analyze electric characteristic of the PTH and the connector in thetraces layout in high speed digital circuit.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.105-113
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• 2004

MRAM (Magneto-resistive Random Access Memory)은 자성체의 스핀 방향을 정보원으로 하는 비휘발성 메모리로 magneto-resistance 물질을 정보 저장 소자로 사용한다. 본 논문에서는 MRAM 시뮬레이션시 MTJ (Magnetic Tunneling Junction)의 hysteretic 특성, asteroid 특성, R-V 특성을 HSPICE에서 재현할 수 있는 새로운 macro-model을 제안하고 HSPICE에 적용하여 그 정확도를 검증하였다. 또한 종래의 reference cell 회로에 비하여 정확한 중간 저항 값을 유지하는 새로운 reference cell 회로를 제안하고 이를 본 논문에서 제안한 macro-model을 이용하여 검증하였다.

• 한국산업정보학회논문지
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• 제16권5호
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• pp.1-8
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• 2011

This paper proposes a new input pattern generator for minimal leakage power in the nanometer CMOS technology considering all the leakage current components (sub-threshold leakage, gate tunneling leakage, band-to-band tunneling leakage). Using the accurate macro-model, a heuristic algorithm is developed to generate a input pattern for the minimum leakage. The algorithm applies to ISCAS85 benchmark circuits, and the results are compared with the results of Hspice. The simulation result shows that our method's accuracy is within a 5% difference of the Hspice simulation results. In addition, the simulation time of our method is far faster than that of the Hspice simulation.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.385-388
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• 2003

본 논문에서 제안하는 PFD(Phase Frequency Detector)는 Reset을 줄여 응답 속도의 특성을 향상시키기 위해 기존 회로인 Flip-Flop의 D-Latch circuit를 Memory Cell로 대신한 회로이다. 회로의 특성을 검증하기 위해 HSPICE Tool를 이용 simulation 하였으며 Hynix 0.35um CMOS 공정을 사용하였다.

• 한국정보통신학회논문지
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• 제13권9호
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• pp.1837-1844
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• 2009

본 논문에서는 전류모드 CMOS에 의한 2변수 3치 가산기 회로와 승산기 회로를 구현하였다. 제시된 전류모드 CMOS에 의한 3치 가산기 회로와 승산기 회로는 전압 레벨로 동작하며, HSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시 된 회로들은 $0.180{\mu}m$ CMOS 표준 기술을 사용하여 HSpice로 시뮬레이션 하였다. 2 변수 3치 가산기 및 승산기 회로의 단위 전류 $I_u$는 $5{\mu}A$로 하였으며, NMOS의 길이와 폭 W/L는 $0.54{\mu}m/0.18{\mu}m$이고, PMOS의 길이와 폭 W/L는 $1.08{\mu}m/0.18{\mu}m$이다. VDD 전압은 2.5V를 사용하였으며 MOS 모델은 LEVEL 47으로 시뮬레이션 하였다. 전류모드 CMOS 3치 가산기 및 승산기 회로의 시뮬레이션 결과에서 전달 지연 시간이 $1.2{\mu}s$이며, 3치 가산기 및 승산기 회로가 안정하게 동작하여 출력 신호를 얻는 동작 속도가 300MHz, 소비 전력이 1.08mW임을 보였다.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.45-52
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• 2005

본 논문은 인쇄 회로 기판에 있는 through hole vias를 시간 영역과 주파수 영역 측정을 통하여 characterization을 하였다. Via characterization은 Time Domain Reflectometry (TDR)를 이용하여 시간 영역에서 측정하고 HSPICE fitting 시뮬레이션으로 via 모델 파라미터를 추출하였다. 또한 2 port Vector Network Analyzer (VNA)로 주파수 영역에서 측정하고 Advanced Design System (ADS) fitting 시뮬레이션 하였다. VNA를 이용한 측정에서는 같은 평면에서 probing하기 위해 ABCD matrix 를 이용하여 do-embedding 수식을 유도하였다. 그리고 single via characterization 결과를 바탕으로 differential signaling을 위한 differential via characterization을 TDR과 VNA 측정을 통하여 수행하였다. Differential via characterization은 TDR 모듈의 odd mode와 even mode 소스들을 이용하여 시간 영역에서 측정하고 HSPICE로 fitting 시뮬레이션으로 모델 파라미터를 추출하였다. 추출된 모든 data는 측정 및 simulation 결과를 비교한 결과 single via의 경우, 최대 $14\%$, differential via의 경우 최대 $17\%$의 오차를 나타내었다.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.67-75
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• 2004

본 논문은 인덕턴스 성분을 포함한 단일 도선 및 트리 구조 RLC 연결선의 버퍼 삽입 방법을 제시한다. 이를 위해 먼저 CMOS 버퍼가 구동하는 단일 RLC 도선에 대한 시간 지연의 대수식을 제시한다. 이 수식은 현재의 서브마이크로미터 공정을 위한 n-th power law 기반에서 유도되었으며, 다양한 RLC 부하를 가지고 실험해 본 결과, 실제 SPICE 시뮬레이션 결과에 비해 최대 9％ 오차를 갖는 것으로 나타났다. 본 논문은 이 지연 시간 수식을 바탕으로 단일 도선 RLC 연결선을 여러 개로 나누는 버퍼 삽입에 관한 수식과 RLC 트리 연결선의 시간 지연을 최적화하기 위해 삽입될 버퍼의 사이즈를 결정하는 알고리듬을 제시한다. 제시된 버퍼 삽입 알고리듬은 0.25㎛ CMOS 공정의 트리 연결선에 적용하였으며, HSPICE 결과를 이용하여 정확도를 검증하였다.