• 전자공학회논문지SC
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• 제43권1호
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• pp.39-44
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• 2006

델타시그마 변환기에서 limit cycle 에 의한 패턴 노이즈 문제는 오래 동안 설계자들을 괴롭혀 온 문제이다. 델타시그마 변환기의 동작과 출력은 입력과 초기치에 의해 결정된다. 본 논문은 델타시그마 변환기의 구조에 따른 패턴잡음의 발생정도를 널리 쓰이는 네 가지 모델로 비교 하였다. 델타시그마 변환기 중 적분기형 과 공진기형의 차이와 부궤환 방식에 따른 차이를 비교 하였으며 그 결과는 적분기 형식의 증폭단을 사용하는 델타시그마 변환기가 패턴잡음을 적게 발생시키는 것으로 판명되었다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.25-33
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• 2007

본 논문에서는 높은 dynamic range(DR)를 얻을 수 있는 단일-비트 4차 델타-시그마 모듈레이터를 제시하였으며, 이를 구현하였다. 본 모듈레이터에 사용된 루프 필터의 구조는 피드백 패스와 피드포워드 패스를 혼합하여 사용한 구조이며, 스위치-커패시터(switched-capacitor) 방식으로 구현되었다. 측정 결과로는 20kHz의 기저대역(base band)에서 3.2MHz의 클록을 사용하였을 때 최대 99dB의 DR을 얻었다. 본 모듈레이터는 $0.18{\mu}m$ standard CMOS 공정으로 만들어졌다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권2호
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• pp.294-301
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• 2017

This paper presents a low power ${\Sigma}{\Delta}$ modulator for an implantable chip to acquire a bio-signal such as EEG, DBS, and EMG. In order to reduce a power consumption of the proposed fourth order modulator, two op-amps utilized for the first two integrators are reconfigured to drive the second two integrators. The KT/C noise reduction circuit in the first two integrators is employed to enhance SNR of the modulator. The proposed circuit was fabricated in a 0.18 um CMOS n-well 1 poly 6 metal process with the active chip core area of $900um{\times}800um$ and the power consumption of 830 uW. Measurement results were demonstrated to be SNDR of 76 dB, DR of 77 dB, ENOB of 12.3 bit at the input frequency of 250 Hz and the clock frequency of 256 kHz. FOM1 and FOM2 were measured to be 41 pJ/step and 142.4 dB, respectively.

• 한국통신학회논문지
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• 제37권8A호
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• pp.712-719
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• 2012

본 논문은 오디오 신호 처리 시스템의 저속 고해상도 ADC를 위해 설계된 CMOS 단일비트 3차 델타시그마 변조기를 설계하였다. 변조기 내 적분기에 사용되는 연산증폭기의 전력소모를 감소시키기 위해서 연산증폭기내 바이어스 전류원에 차단/동작 기능을 하는 스위치를 장착시켰다. 또한 변조기내 스위치의 위치를 최적화 하여 기존의 스위칭 방식에서 발생하는 주파수 특성 변화를 최소화하였다. 단일 비트 3차 델타시그마 변조기 구조를 선택하였으며, 제안한 델타 시그마 변조기의 성능측정결과 전원 전압 3.3V, 샘플링 주파수 6.4MHz, 입력주파수 20KHz에서 17.1mW의 전력소모를 나타냈다. SNDR은 84.3dB, 유효비트수는 13.5비트를 나타내었다.

• 전자공학회논문지
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• 제53권7호
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• pp.39-46
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• 2016

본 논문에서는 음성 신호의 디지털 데이타 변환을 위한 인버터와 1.5비트 비교기를 이용한 CMOS 3차 델타-시그마 변조기를 설계하였다. 제안하는 3차 델타-시그마 변환기는 연산증폭기 대신에 1.5비트 비교기를 이용한 멀티비트 구조로 낮은 OSR에서 단일비트 4차 델타-시그마 변조기 대비 높은 신호대 잡음비를 확보하고 인버터 기반 적분기를 사용하여 소모 전력을 최소화 시키며 인버터 기반 적분기 회로를 아날로그 덧셈기로 이용함으로써 전력소모를 감소시키고 회로구조를 단순화 시켰다. 제안한 델타-시그마 변조기는 0.18um CMOS 표준 공정을 통해 제작되었으며, 전체 칩면적은 $0.36mm^2$으로 설계되었다. 제작된 칩의 측정 결과 아날로그 회로는 공급전압 0.8V에서 $28.8{\mu}W$, 디지털 회로는 공급전압 1.8V에서 $66.6{\mu}W$로 총 $95.4{\mu}W$의 전력소모가 측정되었다. 델타-시그마 변조기의 동작주파수 2.56MHz, OSR 64배의 조건에서 2.5kHz의 입력 정현파 신호를 인가하였을 때 SNDR은 80.7 dB, 유효비트수는 13.1 비트, 동적범위는 86.1 dB로 측정되었다. 측정결과로부터 FOM(Walden)은 269 fJ/step, FOM(Schreier)는 169.3 dB로 계산되었다.

• 전기전자학회논문지
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• 제19권1호
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• pp.87-93
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• 2015

본 논문에서는 디지털 패스가 없는 연산증폭기 공유 기법을 이용한 $145{\mu}W$, 87dB SNR을 갖는 저전력 3차 Sigma-Delta 변조기를 제안한다. 기존 구조는 아날로그와 디지털 패스를 사용한 구조로 첫 번째 적분기의 계수가 작다는 단점을 지연된 피드포워드 패스를 추가하여 개선하였다. 제안한 구조는 디지털 패스를 제거하여 첫 번째 적분기의 계수를 크게 하였고 연상증폭기 공유 기법을 이용하여 전력소모가 기준 구조보다 적다. 전원전압 1.8V, 신호대역폭 20KHz, 샘플링 주파수 2.8224MHz 조건에서 $0.18{\mu}m$ CMOS 공정을 이용하여 제안한 구조의 시뮬레이션한 결과, SNR(Signal to Noise Ratio)은 87dB, 전력소비는 $145{\mu}W$이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.569-572
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• 2014

본 논문에서는 MEMS 용량형 센서를 위한 CMOS 스위치드-커패시터 인터페이스 회로를 설계하였다. 설계된 회로는 커패시턴스-전압 변환기(CVC), 2차 스위치드 커패시터 ${\Sigma}{\Delta}$ 변조기 및 비교기로 구성되어있다. 또한 일정한 바이어스를 공급해주는 바이어스 회로를 추가하였다. 전체적인 회로의 저주파 잡음과 오프셋을 감소시키기 위하여 Correlated-Double-Sampling(CDS) 기법과 Chopper-Stabilization(CHS) 기법을 적용하였다. 설계 결과 CVC는 20.53mV/fF의 민감도와 0.036%의 비선형성특성을 보였으며, ${\Sigma}{\Delta}$ 변조기는 입력전압 진폭이 100mV가 증가할 때, 출력의 듀티 싸이클은 약 5%씩 증가하였다. 전체회로의 선형성 에러는 0.23% 이하이며, 전류소모는 0.73mA이다. 제안된 회로는 0.35um CMOS 공정을 이용하여 설계되었으며, 입력전압은 3.3V이다. 설계된 칩의 크기는 패드를 포함하여 $1117um{\times}983um$ 이다.

• 전자공학회논문지
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• 제54권1호
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• pp.26-32
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• 2017

본 논문에서는 설계 요구가 높고, 전력 소모가 높은 opamp를 이용하는 기존의 능동형 적분기를, 수동형 적분기로 대체하여 고속의 저전력, 고해상도 특성을 갖는 incremental delta-sigma ADC를 소개한다. 능동형 적분기에서 수동형 적분기로의 변환을 위해, 기존의 능동형 적분기의 특성을 분석하였다. 이를 바탕으로 opamp의 설계 요구를 낮추고, 더 나아가 opamp를 사용하지 않는 저전력의 수동형 적분기를 제안하였다. 65nm 공정을 이용하여 수동형 적분기로 구성된 1차 single-bit incremental delta-sigma ADC를 설계하였다. Transistor-level 시뮬레이션 결과, 이는 supply 전압이 1.2V인 상황에서 modulator만 0.6uW, digital filter를 포함한 ADC 전체에서 6.25uW를 소모하며 BW 22KHz, SNDR 71dB, dynamic range 74.6dB을 달성하였다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.52-58
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• 2009

심장박동 조절장치를 위한 저전압 저전력 델타 시그마 모듈레이터를 제안하였다. 제안된 회로는 feedforward 구조를 이용한 델타 시그마 모듈레이터 단을 계단식 형태로 설계하였으며, 이를 통하여 저전압 환경에서도 비교적 높은 해상도를 구현할 수 있었다. 인버터 기반의 스위치드 커패시터 회로를 이용하여 전력소모를 최소화하고, 낮은 전압에서도 동작 가능하도록 설계되었다. 제안된 회로는 $0.35-{\mu}m$ CMOS 공정을 이용하여 구현되었으며, 샘플링 주파수가 7.6 kHz 이고 120Hz 대역폭에서 61-dB SNDR, 63-dB SNR, 그리고 65-dB DR 을 가진다. 이때 전력소모는 1-V 전원전압에서 280 nW에 불과하다.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.1-8
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• 2007

본 논문에서는, 무선 통신 응용을 위한 광대역 연속시간 시그마-델타 모듈레이터를 130nm CMOS공정으로 구현하였다. 제안된 양자화 레벨을 효율적으로 조절할 수 있는 적응성 양자화기를 사용하여, 작은 크기의 입력에 대해서 SNR의 이득을 볼 수 있었다. 모듈레이터는 전력 소모를 줄이기 위해 2차 루프 필터로 구성되어 있고, 지터에 의한 영향을 줄이고 높은 선형성을 보장하기 위해 4 비트 양자화기, DAC를 사용하였다. 설계된 회로는 320MHz 샘플링 주파수에서 동작하며 10MHz 입력 대역에서 30mW의 전력을 소모하고 최대 SNR 51.36dB를 얻었다.