• Transactions on Electrical and Electronic Materials
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• 제17권5호
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• pp.293-296
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• 2016

Using capacitance-voltage (C-V) and conductance-voltage (G/ω-V) measurements, the electrical properties of Cu/n-InP Schottky diodes were investigated. The values of C and G/ω were found to decrease with increasing frequency. The presence of interface states might cause excess capacitance, leading to frequency dispersion. The negative capacitance was observed under a forward bias voltage, which may be due to contact injection, interface states or minority-carrier injection. The barrier heights from C-V measurements were found to depend on the frequency. In particular, the barrier height at 200 kHz was found to be 0.65 eV, which was similar to the flat band barrier height of 0.66 eV.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.653-657
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• 2015

A new paired gate-source voltage RF capacitance-voltage (C-V) method of extracting the effective channel length and parasitic capacitance using the intersection between two closely spaced linear regression lines of the gate capacitance versus gate length measured from S-parameters is proposed to remove errors from conventional C-V methods. Physically verified results are obtained at the gate-source voltage range where the slope of the gate capacitance versus gate-source voltage is maximized in the inversion region. The accuracy of this method is demonstrated by finding extracted value corresponding to the metallurgical channel length.

• 대한전자공학회논문지SD
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• 제47권10호
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• pp.1-6
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• 2010

본 연구에서는 S-파라미터 측정 데이터를 사용하는 RF측정방법으로 short-channel MOSFET의 RF 캐패시턴스 전압(C-V) 곡선을 상온에서 $225^{\circ}C$까지 추출하였으며, 추출된 고온 종속 특성을 엠피리컬하게 모델링하였다. RF C-V 특성곡선의 weak inversion영역에서 온도 변화에 따른 voltage shift가 threshold voltage shift보다 적은 현상이 관찰되었지만, 기존 long-channel C-V 이론 방정식으로 설명할 수 없는 현상임이 입증되었다. 이러한 short-channel C-V 곡선의 고온 종속 모델링을 위해서 새로운 엠피리컬 방정식이 개발되었다. 이 방정식의 정확도는 모델된 C-V곡선과 측정 데이터가 넓은 온도범위에서 잘 일치하는 결과를 관찰함으로써 입증되었다. 또한, 높은 게이트 전압에서는 온도가 증가함에 따라 채널 캐패시턴스 값이 감소하는 것을 확인할 수 있다.

• 전자공학회논문지D
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• 제35D권6호
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• pp.21-27
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• 1998

E-beam 장비로 ZnS:Mn/Zns:Tb 2층 구조의 TFEL 소자를 제작하여 전기, 광학적 특성을 조사하였다. ITO 투명전극과 ATO 절연체가 증착된 유리기판(corning 7059 glass) 위에 E-beam 장비를 이용하여 ZnS:Mn, ZnS:Tb 형광체를 각각 3000 A로 증착하여 총 두께 6000 Å 갖도록 제작하였다. ZnS:Mn/ZnS:Tb TFEL 소자의 스펙트럼은 Mn/sup 2+/ 이온과 Tb/sup 3+/ 이온의 고유한 발광 스펙트럼을 모두 포함하여 540㎚에서 640㎚에 이르는 매우 넓은 범위의 발광 스펙트럼을 나타내었다. 휘도는 인가전압의 크기가 112V에서부터 급격히 증가하여 155 V에서 포화 휘도 1025 Cd/㎡를 나타내었고 최대 전압 185 V에서의 휘도는 2080 Cd/㎡이었다. Capacitance-voltage(C-V) 및 transferred charge-phosphor voltage(Q/sub t/-V/sub p/) 특성으로부터 형광층 capacitance (C/sub p/)와 절연층 capacitance (C/sub i/)가 각각 13.5 nF/㎠, 60 nF/㎠됨을 알 수 있었고, 인가전압의 최대치를 155 V에서 185 V로 증가시킬수록 TFEL 소자의 문턱전압(V/sub thl/)이 126 V에서 93 V로 감소함을 알 수 있었다. 이것은 인가전압을 증가시킬수록 polarization charge가 증가되고 polarization charge에 의해 형성된 형광체 내부전압이 증가되었기에 문턱전압이 감소한 것이다. 또한 처음으로 문턱전압에 관한 수식을 제안하였으며 문턱전압의 이론치와 실험치가 일치하는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.1-6
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• 2004

나노 급 소자에서의 성능이 유효 채널 길이에 대하여 더욱 민감하게 되므로 정확한 유효 채널 길이의 추출이 중요하다. 본 논문에서는 100 ㎚ 이하의 MOSFET에서 유효 채널 길이를 추출하기 위하여 새로운 정전용량-전압(Capacitance-Voltage) 방법을 제안하였다. 제안한 방법에서는 게이트와 소스와 드레인 사이의 정전용량(C/sub gsd/)를 측정하여 유효 채널 길이를 추출하였다. 그리고 추출된 유효 채널 길이와 기존의 1/β 과 Terada 방법 그리고 다른 정전용량-전압 방법의 추출된 유효 채널 길이의 결과들과 비교하여 본 논문에서 제안한 추출방법이 100 ㎚ 이하 크기의 MOSFET의 유효 채널 길이를 추출함에 타당함을 증명하였다.

• 한국재료학회지
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• 제26권10호
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• pp.556-560
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• 2016

Using current-voltage (I-V) and capacitance-voltage (C-V) measurements, the electrical properties of Au and Cu Schottky contacts to n-Ge were comparatively investigated. Lower values of barrier height, ideality factor and series resistance were obtained for the Au contact as compared to the Cu contact. The values of capacitance showed strong dependence on the bias voltage and the frequency. The presence of an inversion layer at the interface might reduce the intercept voltage at the voltage axis, lowering the barrier height for C-V measurements, especially at lower frequencies. In addition, a higher interface state density was observed for the Au contact. The generation of sputter deposition-induced defects might occur more severely for the Au contact; these defects affected both the I-V and C-V characteristics.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.777-779
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• 2003

본 논문에서는 main gate와 side gate를 갖는 double gate MOSFET의 C-V 특성을 조사하였다. Main gate 전압을 -5V에서 ＋5V까지 변화시킴으로써 main gate 길이가 50nm이고, side gate 길이가 70nm인 MOSFET의 C-V 특성을 조사하였다. 또한, Main gate 길이가 50nm인 double gate MOSFET의 side gate의 길이를 40nm에서 90nm로 변화시키면서 C-V 곡선을 비교ㆍ분석하였다. Side gate 길이가 줄어들수록 전달컨덕턴스는 증가하고, 커패시턴스는 감소하는 경향을 나타내었다. 게이트 전압이 1.8V일 때, side gate의 영향으로 C-V곡선에 굴곡이 나타났으며, 소자의 특성 분석을 위해 ISE-TCAD를 사용하여 시뮬레이션 하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2001년도 추계학술대회 논문집
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• pp.34-37
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• 2001

In this study, the capacitance-voltage properties of (Sr$_{1-x}$ .Ca$_{x}$)TiO$_3$(0.05$\leq$x$\leq$0.20)-based grain boundary layer ceramics were investigated. The ceramics were fabricated by the conventional mixed oxide method. The sintering temperature and time were 1480~150$0^{\circ}C$ and 4 hours, respectively. The 2nd phase formed by the thermal diffusion of CuO from the surface leads to very excellent dielectric properties, that is, $\varepsilon$$_{r}$>50000, tan$\delta$<0.05, $\Delta$C<$\pm$10%. The capacitance is almost unchanged below about 20[V] but it decreases slowly about 20[V]. The results of the capacitance-voltage properties indicated that the grain boundary was composed of the continuous insulating layers.ulating layers.s.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.148-149
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• 2006

Capacitance-voltage(C-V) 측정평가를 통하여 ZnO/GaN 이종접합구조의 전기적인 특성을 조사한다. 실온에서 10kHz의 주파수에서 얻은 ZnO/GaN의 이종접합구조에 대한 C-V 측정결과는 이종접합계면에서 고밀도의 전자가 축적되어 있음을 나타낸다. 이것은 ZnO/GaN 이종접합계면의 다른 재료에서 볼 수 없는 큰 전도대불연속에 기인한 것인데, 각각의 층의 전도도을 제어함으로 이종접합계면에 축적되는 전자밀도를 ${\sim}10^{19}cm^{-3}$까지 증가시킬 수 있다. 따라서 ZnO/GaN 이종접합구조는 이종접합(合)트래지스터로서 유망한 재료로 판단된다.

• Transactions on Electrical and Electronic Materials
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• 제8권4호
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• pp.170-173
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• 2007

Organic field-effect transistors (OFETs) are of interest for use in widely area electronic applications. We fabricated the organic field-effect transistor based a copper phthalocyanine (CuPc) as an active layer on the silicon substrate. The CuPc FET device was made a topcontact type and the substrate temperature was room temperature and $150^{\circ}C$. The CuPc thickness was 40 nm, and the channel length was $50{\mu}m$, channel width was 3 mm. We observed the typical current-voltage (I-V) characteristics and capacitance-voltage (C-V) in CuPc FET and we calculated the effective mobility with each device. Also, we observed the AFM images with different substrate temperature.