• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.71-78
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• 2012

본 논문은 기존의 미세화 경향에 대한 bumpless through-silicon via (TSV)를 적용한 웨이퍼 레벨3차원 적층기술과 그 장점에 대해 소개한다. 3차원 적층을 위한 박막화 공정, 본딩 공정, TSV 공정별로 문제점과 그 해결책에 대해 자세히 설명하며, 특히 $10{\mu}m$ 이하로 박막화한 로직 디바이스의 특성 변화에 대한 결과를 보고한다. 웨이퍼 박막화 공정에서는 기계적 강도 변동 요인, 금속 불순물에 대한 gettering 대책에 대해 논의되며, 본딩 공정에서는 웨이퍼의 두께 균일도를 높이기 위한 방법에 대해 설명한다. TSV형성 공정에서는 누설 전류 발생 원인과 개선 방법을 소개한다. 마지막으로 본 기술을 적용한 3차원 디바이스에 대한 roadmap에 관해 논의할 것이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.585-593
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• 2015

In the nanoscale regime, many multigate devices are explored to reduce their size further and to enhance their performance. In this paper, design of a novel device called, Triple Material Surrounding Gate Tunnel Field effect transistor (TMSGTFET) has been developed and proposed. The advantages of surrounding gate and tunnel FET are combined to form a new structure. The gate material surrounding the device is replaced by three gate materials of different work functions in order to curb the short channel effects. A 2-D analytical modeling of the surface potential, lateral electric field, vertical electric field and drain current of the device is done, and the results are discussed. A step up potential profile is obtained which screens the drain potential, thus reducing the drain control over the channel. This results in appreciable diminishing of short channel effects and hot carrier effects. The proposed model also shows improved ON current. The excellent device characteristics predicted by the model are validated using TCAD simulation, thus ensuring the accuracy of our model.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.126-126
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• 2011

삼차원 구조의 낸드 플래시 메모리 소자는 기존 이차원 구조의 메모리 소자를 비례 축소할 때 발생하는 단채널 효과와 간섭효과를 최소화 하면서 집적도를 높일 수 있는 장점 때문에 많은 연구가 진행되고 있다. 그러나, 삼차원 구조의 낸드 플래시 메모리 소자는 공정 과정이 복잡하고 주변 회로 연결이 어려울 뿐만 아니라 금속 접촉에 필요한 면적이 넓은 단점을 가지고 있다. 이러한 문제점을 해결하기 위해 Vertical-Stacked-Array-Transistor (VSAT) 구조를 갖는 플래시 메모리 소자가 제안되었으나, VSAT 구조 역시 드레인 전류량이 적고 program과 erase 동작 시게이트 양쪽의 전하 트랩층에 전자와 정공을 비효율적으로 포획해야 하는 문제점을 가진다. 본 연구에서는 기존의 VSAT 구조의 문제점을 개선하면서 집적도를 증가한 삼차원 구조의 고집적낸드 플래시 메모리 소자를 제안하였다. 본 연구에서 제안한 플래시 메모리 소자의 구조는 기존 VSAT 구조에서 수직 방향의 두 string 사이에 존재하는 polysilicon을 제거하고 두 string 사이에 절연막을 증착하였다. 삼차원 시뮬레이션 툴인 Sentaurus를 사용하여 이 소자의 동작특성을 시뮬레이션 하였다. 소스와 드레인 사이의 유효 채널 길이가 감소하였기 때문에 기존의 VSAT 구조를 갖는 메모리 소자에 비해 turn-on 상태의 드레인 전류가 증가하였다. 제안한 플래시 메모리 소자의 subthreshold swing (SS)가 기존의 VSAT 구조를 갖는 메모리 소자의 SS 에 비해 낮아, 소자의 스위칭 특성이 향상하였다. 프로그램 전후의 문턱전압의 변화량이 기존의 VSAT 구조를 갖는 메모리 소자에 비해 크기 때문에 멀티 레벨 동작이 가능하다는 것을 확인하였다.

• 센서학회지
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• 제24권5호
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• pp.353-357
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• 2015

A new SPICE-compatible model for a gate/body-tied PMOSFET photodetector (GBT PD) with an overlapping control gate is presented. The proposed SPICE-compatible model of a GBT PD with an overlapping control gate makes it possible to control the photocurrent. Research into GBT PD modeling was proposed previously. However, the analysis and simulation of GBT PDs is not lacking. This SPICE model concurs with the measurement results, and it is simpler than previous models. The general GBT PD model is a hybrid device composed of a MOSFET, a lateral bipolar junction transistor (BJT), and a vertical BJT. Conventional SPICE models are based on complete depletion approximation, which is more applicable to reverse-biased p-n junctions; therefore, they are not appropriate for simulating circuits that are implemented with a GBT PD with an overlapping control gate. The GBT PD with an overlapping control gate can control the sensitivity of the photodetector. The proposed sensor is fabricated using a $0.35{\mu}m$ two-poly, four-metal standard complementary MOS (CMOS) process, and its characteristics are evaluated.

• 한국전기전자재료학회논문지
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• 제26권4호
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• pp.271-274
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• 2013

Power Metal Oxide Semiconductor Field Effect Transistor's (MOSFETs) are well known for superior switching speed, and they require very little gate drive power because of the insulated gate. In these respects, power MOSFETs approach the characteristics of an "ideal switch". The main drawback is on-resistance RDS(on) and its strong positive temperature coefficient. While this process has been driven by market place competition with operating parameters determined by products, manufacturing technology innovations that have not necessarily followed such a consistent path have enabled it. This treatise briefly examines metal oxide semiconductor (MOS) device characteristics and elucidates important future issues which semiconductor technologists face as they attempt to continue the rate of progress to the identified terminus of the technology shrink path in about 2020. We could find at the electrical property as variation p base dose. Ultimately, its ON state voltage drop was enhanced also shrink chip size. To obtain an optimized parameter and design, we have simulated over 500 V Field ring using 8 Field rings. Field ring width was $3{\mu}m$ and P base dose was $1e15cm^2$. Also the numerical multiple $2.52cm^2$ was obtained which indicates the doping limit of the original device. We have simulated diffusion condition was split from $1,150^{\circ}C$ to $1,200^{\circ}C$. And then $1,150^{\circ}C$ diffusion time was best condition for break down voltage.

• 한국시뮬레이션학회논문지
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• 제23권3호
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• pp.27-32
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• 2014

본 논문에서는, 초고집적 CMOS 회로를 위한 얕은 트랜치 격리로 기존의 수직 구조 보다 개선된 성질을 갖는 새로운 구조를 제안하고자 한다. 이를 위해서 제안한 구조는 회자 모양의 얕은 트랜치 격리 구조이다. 특성 분석은 기존 수직 구조와 제안한 구조에 대해서 전자농도 분포, 열전자 스트레스의 산화막 모양, 전위와 전계 플럭스, 열 손상의 유전 전계와 소자에서 전류-전압 특성을 분석 하고자 한다. 물리적 기본 모델들은 TCAD 툴을 이용하며, 집적화 소자들에 있어서 분석 조건은 주위 조건과 전류와 시간의 인가 스트레스 조건이다. 분석 결과, 얕은 트랜치 격리 구조가 소자의 크기가 감소됨에 따라서 수동적인 전기적 기능이었다. 트랜지스터 응용에서 제안한 회자 구조의 얕은 트랜치 격리 구조가 전기적 특성에서 전위차, 전계, 전자농도 분포가 높게 나타났으며, 활성영역에서 스트레스에 의한 산화막의 영향은 감소되었다. 이 결과 데이터를 바탕으로 소자의 전류-전압 특성 결과 분석도 양호한 특성으로 나타났다.

• 한국산학기술학회논문지
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• 제16권10호
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• pp.7138-7145
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• 2015

본 연구에서는 KS C 9306에 따른 난방 제상능력 시험조건(건구온도 $2^{\circ}C$/습구온도 $1^{\circ}C$)에서 확대모형이 아닌 실제 열교환기의 전방에 디지탈 현미경과 광센서의 발광부와 수광부를 나란히 설치하여 광센서 출력전압과 서리 높이간의 연관성을 규명하기 위한 실험을 수행하였다. 150개의 실험 데이터로부터 서리높이를 예측할 수 있는 선형 상관식을 개발하여 계산한 결과, 측정값의 54%가 상관식으로 예측한 값의 ${\pm}10%$ 이내에서 일치하였으며 서리 높이가 0.3mm 이상의 실험데이터에서는 데이터의 90% 이상이 ${\pm}10%$ 이내에서 일치하였다. Xiao 등의 상관식과 비교하였을 때 출력전압 변화에 따른 서리 높이의 변화를 나타내는 기울기는 2.3% 오차 범위에서 일치하였으나 Xiao 등의 상관식은 실제 열교환기가 아닌 모사 열교환기를 사용한 이상적인 조건에서 개발되었기 때문에 절편 값에서는 큰 차이를 보였다.

• 접착 및 계면
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• 제24권3호
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• pp.100-104
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• 2023

본 Van der Waals heterostructure 기반의 트랜지스터의 경우 표면에 불포화 결함(dangling bond) 없이 Van der Waals 힘으로만 결합되어 있어 우수한 전자특성을 보이기 때문에 최근 많이 연구되고 있다. 하지만, 트랜지스터에 사용되는 2차원 물질들은 대부분 스카치테이프(mechanical exfoliation) 방법을 기반으로 하는 기초 연구에 머물러 있다. 그렇기 때문에 이를 발전시키기 위해 반데르발스 수직이종접합 전계효과 트랜지스터를 제작하는 데 사용되는 모든 소재를 CVD (chemical vapor deposition)에서 성장된 소재를 사용하였다. 전극으로는 CVD로 성장된 그래핀을 포토리소그래피 공정을 통해 패터닝하여 사용하였으며, CVD로 성장된 MoSe₂를 픽업/전사하는 방식으로, 둘 사이의 반데르발스 이종접합 전계효과 트랜지스터를 제작하였다. 본 연구에서는 이를 통해 제작된 소자의 특성을 보았으며 MoSe₂의 결함 유무에 따라 트랜지스터의 특성에 변화가 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.1-8
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• 2005

최근 Mobile용 RF ICs 적용을 위한 RF CMOS 기술과 함께 핵심 기술로 SiGe Heterojunction Bipolar Transistor (HBT) 소자 개발의 중요성이 증대되고 있다. 본 논문은 현재 5GHz 동작 수준의 RF제품에서 주로 사용되는 기술인 $0.35\{mu}m$ 설계 Rule을 적용하여 $f_{max}$ 50GHz에서 동작하는 SiGe BiCMOS 기술 개발에 대한 내용을 논의한다. 본 SiGe HBT에 사용하는 에피막 성장 기술은 Trapezoidal Ge base profile 및 non-selective 방식이고, 에미터 RTA 조건 및 SiGe HBT base에 대한 Vertical Profile 최적화를 수행하였다. hFE 100, $f_{T}\;45GHz,\;NF_{min}\;0.8dB$ 수준으로 우수한 특성 및 기술 경쟁력을 갖는 SiGe BiCMOS 공정 개발 및 양산 기술을 확보하였다. 또한, 기존의 0.35um설계 Rule공정 target떼 부합되는 CMOS소자를 포함시켰으며, RF용 Passive소자로 높은 Q값을 갖는 MIM capacitor(1pF, Q>80), Inductor(2nH $Q\~$l2.5)를 제공하였다

• 한국진공학회지
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• 제15권6호
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• pp.630-636
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• 2006

플래시 메모리 반도체의 고집적화와 고밀도화가 진행함에 따라 플래시 메모리의 트랜지스터 안 선폭을 중심으로 게이트 패턴의 미세화가 진행 중이다. 최근 100 nm 이하의 선폭을 구현하기 위해서 ONO(oxide-nitride-oxide)를 사용하기 위한 연구가 개발 중이고, 이러한 100 nm이하의 미세 선폭으로 갈수록 식각 속도와 식각의 프로파일은 중요한 요인으로 작용하고 있다. ICP 식각 장비를 이용하여, power를 50 W 증가 하였을 때, 각각 식각 속도와 포토레지스트와의 선택비를 확인 한 결과 platen power를 100 W로 올렸을 경우 가장 좋은 결과를 나타내었다. 100 W에서 HBr가스의 유량에 변화를 주었을 경우 가스의 양을 증가 할수록 식각 속도는 감소하였지만, 포토레지스트와의 선택비는 증가함을 보였다. 유도결합 플라즈마 식각 장비를 가지고 platen power를 100 W, HBr gas를 35 sccm 공급하여 하부 층에 노치가 형성이 안되고, 식각 속도 320 nm/min, 감광액과의 선택비 3.5:1, 측면식각 프로파일이 수직인 공정 조건을 찾았다.