• 한국광학회지
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• 제17권6호
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• pp.556-563
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• 2006

1kHz 반복률의 펨토초 펄스를 방출하는 안정된 Ti:sapphire 처프펄스 재생 증폭 시스템의 자체제작 및 최적화를 위해 시스템을 구성하는 각 요소들의 특성을 세부적으로 분석하였다. 사용된 증폭 공진기를 kHz 영역에서 반복률 변환 가능한 이득스위칭 레이저 구조로 변환하여 펄스 생성시간, 펌프출력에 따른 방출출력 특성 및 파괴여부, 펄스의 길이 및 파장가변 영역 등의 다양한 발진특성을 측정 분석하고, 이 결과를 기반으로 증폭 공진기를 설계하였으며, 내부에 설치된 포켈셀의 작동시간, 증폭 시 펄스의 공진횟수 등을 고려하여 증폭단을 최적화하였다. 증폭기의 종자펄스로는 자체제작된 커 렌즈 모드잠금 Ti:sapphire 레이저로부터 방출되는 50fs 펄스가 사용되었다. 종자펄스는 3개의 거울로 구성된 재생 증폭공진기에 입사되기 전에 펄스늘림기를 통해 120ps로 확대되었으며, 증폭 후 펄스길이의 재압축을 통해 815nm 영역에서 85fs, $320{\mu}J$의 극초단 펄스를 방출하는 1kHz 처프펄스 재생 증폭기를 제작하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.189-197
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• 2014

This work proposes a 12b 100 MS/s $0.11{\mu}m$ CMOS three-step hybrid pipeline ADC for high-speed communication and mobile display systems requiring high resolution, low power, and small size. The first stage based on time-interleaved dual-channel SAR ADCs properly handles the Nyquist-rate input without a dedicated SHA. An input sampling clock for each SAR ADC is synchronized to a reference clock to minimize a sampling-time mismatch between the channels. Only one residue amplifier is employed and shared in the proposed ADC for the first-stage SAR ADCs as well as the MDAC of back-end pipeline stages. The shared amplifier, in particular, reduces performance degradation caused by offset and gain mismatches between two channels of the SAR ADCs. Two separate reference voltages relieve a reference disturbance due to the different operating frequencies of the front-end SAR ADCs and the back-end pipeline stages. The prototype ADC in a $0.11{\mu}m$ CMOS shows the measured DNL and INL within 0.38 LSB and 1.21 LSB, respectively. The ADC occupies an active die area of $1.34mm^2$ and consumes 25.3 mW with a maximum SNDR and SFDR of 60.2 dB and 69.5 dB, respectively, at 1.1 V and 100 MS/s.

• 한국통신학회논문지
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• 제26권12B호
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• pp.1677-1685
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• 2001

본 논문에서 역방향 DS-CDMA(Direct Sequence-Code Division Multiple Access)에서 요구하는 QoS(Quality of Services)를 보장하기 위한 호 수락 제어를 제안한다 물리적 채널수에 의한 방법과 MODEM (modulator/ demodulator)부분으로부터 수신된 신호의 품질에 기반한 방법이 이미 연구되어졌다. 다른 방법으로, BTS(Base Transceiver Station)에서 수신된 파워 레벨을 사용한 방법과 사용자들의 위치를 통계적으로 분석한 방법으로 그 기준을 정하기도 한다. 이러한 방법들은 시스템의 과부하를 가져올 뿐만 아니라 시간 지연 또는 실제 환경에 적용하는데 큰 어려움이 있다. 이러한 문제를 풀기 위해, 실시간으로 BTS부분의 LNA(Low Noise Amplifier)에서 측정한 값을 기반으로 호 수락 제어를 목적으로 호 절단 추정을 제안한다. 본 논문에서 이러한 방법의 제안은 실시간에서 제공하는 서비스의 품질을 추정하고, 시스템의 부하를 줄이며, 짧은 시간지연을 가질 수 있다. 그러나 BTS에서 호 절단 률을 측정하고 수신 신호의 전력을 측정하기 위해 BTS에서 하드웨어 복잡성이 더해진다.

• 대한전자공학회논문지SD
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• 제43권5호
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• pp.34-47
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• 2006

본 논문에서는 무선 트랜시버 구성소자들의 완제품 테스팅을 용이하게 할 수 있는 새로운 테스팅 기법을 제안하였다. 즉 RF 집적회로에 존재하는 고장들에 대하여 설계사양의 정보를 포함하는 구간고장모델(band fault model)을 제안하고 이 구간고장모델들의 변화를 회로의 출력에서 그대로 관찰할 수 있도록 함으로써 시간영역에서 설계사양에 대한 테스트를 용이하게 할 수 있는 방식을 제시하였다. 이 방식은 주파수 영역에서 테스트를 행하는 기존의 설계사양 테스트를 시간영역에서 용이하게 테스트할 수 있도록 함으로써 고가의 테스트 장비가 필요 없으며 테스트 시간이 단축되는 장점이 있다. 본 논문에서 제시된 테스팅 기법을 5.25 GHz 저잡음증폭기의 테스트에 적용하여 설계사양을 고려한 시간영역 테스팅 기법이 저잡음증폭기를 비롯한 RF 집적회로의 테스트에 매우 효과적임을 입증하였다.

• 감성과학
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• 제4권1호
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• pp.1-5
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• 2001

The evaluation of mental workload is measured by subjective ratings, physiological signals. It takes long time to analysis the measured signals and is very tedious and time-consumming work. Therefore, to evaluate the affect of workload effectively, real-time measurement system is required. In this paper, real-time mental workload measurement system using cardiac autonomic indiced which reflect well the mental workload was developed and evaluated. Analyzed indices were HR, IBI, Lorentz plot, CSI, CVI, and LF/HF ratio of heart rate variability. The system was applied to evaluate the affect of arithmetic task and showed good results. This system was consisted of ECG amplifier, A/D converter, and personal computer, and algorithm was implemented using LabVIEW.

• 센서학회지
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• 제10권4호
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• pp.239-249
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• 2001

본 논문은 pH감도와 교류 광전류의 바이어스 포텐셜 의존성을 이용한 다채널 센서인 LAPS의 실제 제작과, 동기 검파 및 다중화 방법을 이용하여 제작된 센서의 신호를 효과적으로 측정하기 위한 시스템 구현에 관한 것이다. 제작된 LAPS소자는 여러 종류의 물질을 동시에 측정하기 위하여 다채널 감지면으로 구성하였으며, 제작된 소자에 적합한 측정 시스템은 높은 S/N를 유지하면서 다채널 pH농도 측정이 가능하도록 하나의 전치 증폭단을 이용한 시분할 측정과 이에 적합한 제어 시스템을 포함한다. 전체 시스템 하드웨어는 전치 증폭부, 디지털 및 센서부로 구성되었으며, 소프트웨어는 디지털 제어용 시스템 프로그램과 PC프로그램으로 구성된다. 구현된 시스템의 성능을 평가한 결과 양호한 감도, 선형성으로 LAPS에 의한 다채널 측정이 가능함을 보였다.

• 전기전자학회논문지
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• 제20권2호
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• pp.167-170
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• 2016

정적 램의 비트라인을 정밀하게 추적하는 감지증폭기의 enable 신호를 만들기 위해 replica bit-line 기술 (RBL)이 사용된다. 하지만, 공정으로 인한 문턱전압의 변화는 replica bit-line 회로에 흐르는 전류를 변화시키고 이는 감지증폭기의 enable 신호 생성 시간 ($T_{SAE}$)을 변화시키며, 결과적으로는 읽기 동작을 불안정하게 한다. 본 논문에서는 conventional replica bit-line delay ($RBL_{conv}$)구조 및 $T_{SAE}$ 변화를 감소시킬 수 있는 개선 구조인 dual replica bit-line delay (DRBD)구조와 multi-stage dual replica bit-line delay(MDRBD)구조를 소개하고, 14nm FinFET 공정, 동작전압 0.6V에서 각 기술들에 대한 읽기 성공률이 $6{\sigma}$를 만족하는 최대 on-cell 개수를 simulation을 통해 찾고 이때 각 구조에 대한 performance와 에너지를 비교했다. 그 결과, $RBL_{conv}$ 대비 DRBD와 MDRBD의 performance는 각각 24.4%와 48.3% 저하되고 에너지 소모는 각각 8%와 32.4% 감소된 것을 관찰하였다.

• 한국전자파학회논문지
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• 제17권10호
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• pp.929-934
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• 2006

본 논문에서는 조건 안정 증폭기 설계를 위한 안정도 여유 분석 과정을 소개하고, 분포형 DC 차단 회로와 임피던스 정합 회로의 기능을 동시에 갖는 용량성 결합 정합 회로(CCMC)에 대해 기존 연구 결과보다 간단화된 설계 방법을 제안하였다. 조건 안정 마이크로파 증폭기 설계에 있어, 안정도 여유 분석에 근거한 접근법은 정량적으로 분석된 안정도 여유도에 근거하여 최대 이득 정합 조건을 결정하는데 유용하게 사용된다. 이러한 설계 방법은 조건 안정 상태에서 정합점 결정 시 반복적인 시행 착오를 줄일 수 있는 장점이 있다. 또한, 논문에서 제안하는 CCMC 설계 기법은 정합 회로의 구조를 정형화시킴으로써 기존 방법에 비해 합성 변수가 적은 장점이 있다. 제안 방법의 검증을 위해 박막 공정으로 제작된 24 GHz조건 안정 증폭기는 대역 평탄도 1 dB, 소신호 이득 10 dB로 설계 값과 잘 부합하는 결과를 보였다.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.53-60
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• 2005

최근 낮은 기가비트급 광통신 집적회로의 구현에 sub-micron CMOS 공정이 적용되고 있다. 본 논문에서는 표준 0.35mm CMOS 공정을 이용하여 4채널 3.125Gb/s 차동 전치증폭기 어레이를 구현하였다. 설계한 각 채널의 전치증폭기는 차동구조로 regulated cascode (RGC) 설계 기법을 이용하였고, 액티브 인덕터를 이용한 인덕티브 피킹 기술을 이용하여 대역폭 확장을 하였다 Post-layout 시뮬레이션 결과, 각 채널 당 59.3dBW의 트랜스임피던스 이득, 0.5pF 기생 포토다이오드 캐패시턴스에 대해 2.450Hz의 -3dB 대역폭, 그리고 18.4pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도를 보였다. 전치증폭기 어레이의 공급전원은 단일전압 3.3V 이고, 전력소모는 92mw이다. 이는 4채널 RGC 전치증폭기 어레이가 저전력, 초고속 광인터컨넥트 분야에 적합함을 보여준다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.9-14
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• 2009

표준 CMOS 공정을 이용한 CMOS 게이트 산화막 안티퓨즈의 새로운 OTP 단위 비트 구조를 제안하였다. 제안된 OTP 단위 비트는 NMOS 게이트 산화막 안티퓨즈를 포함한 3개의 트랜지스터와 인버터 타입 자체 센스 엠프를 포함하고 있다. 그럼에도 불구하고, 레이아웃 면적은 기존 구조와 비슷한 $22{\mu}m^2$이다. 또한, 제안된 OTT 단위 비트는 구조적 특징상 고전압 차단스위치 트랜지스터와 저항과 같은 고전압 차단 요소를 사용하지 않기 때문에, 프로그램 시간은 기존 구조보다 개선된 3.6msec이다. 그리고 제안된 OTP 단위 비트를 포함하는 OTP array는 센스 엠프가 단위 비트마다 집적되어 있기 때문에 기존 OTP array에서 사용된 센스 엠프와 바이어스 생성 회로가 필요 없다.