• 한국산학기술학회논문지
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• 제5권6호
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• pp.515-520
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• 2004

코아(core) 기반의 SoC(System-on-Chip) 설계는 테스트에 관련된 많은 어려운 문제를 일으키고 있다. 그 중에서 방대한 분량의 테스트 데이터와 긴 테스트 패턴 인가시간은 SoC 테스트에서의 2가지 주요 문제로 떠오르고 있다. 많은 양의 테스트 데이터에 대한 저장공간과 인가시간을 줄이기 위한 방안으로서 테스트 벡터들의 반복되는 성질을 이용하여 최대한 효율적으로 압축하는 다양한 방법들이 제시되었다. 본 논문에서는 SoC 테스트를 위한 효율적인 테스트 데이터 압축 방법을 제안한다. 제안된 방법은 테스트 벡터 집합을 분할하고 최대한 반복되는 공통부분을 제거함으로써 테스트 데이터를 압축한다. 이 압축방법은 O(n2)의 시간복잡도를 가지며, 간단한 디코딩 하드웨어를 사용한다. 여기서 n은 테스트 벡터 수이다. 제안된 압축방법은 빠르고 쉬운 디코딩을 함께 사용하여 기존의 복잡한 소프트웨어 방식의 압축방법에 견줄만한 수준의 효율성을 보여준다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.44-54
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• 2011

본 논문에서는 AMBA 기반 SoC의 코어 테스트 시간을 최소화 하는 것을 목표로 한다. 이를 위하여 테스트 대상 코어에 대해 병렬로 테스트를 수행하며 AMBA를 TAM으로 재사용 하는데 있어서 필요한 기술을 제안한다. 기능 테스트시의 AMBA 버스 제어를 위해 설계 된 TIC를 구조적 테스트 시의 제어에 재활용 하여 병렬 테스트의 제어에 필요한 추가 로직을 최소화 하였으며, 기능적 테스트를 수행할 수 있을 뿐만 아니라 구조적 테스트 시 병렬 테스트를 수행 할 수 있어서 SoC의 신뢰성 확보와 테스트 시간 단축에 기여 할 수 있다.

• 한국통신학회논문지
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• 제39B권1호
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• pp.1-7
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• 2014

본 논문은 멀티 코어 SoC의 전체 테스트 시간 감축을 위한 효율적인 테스트 wrapper 설계 방법을 제안한다. 제안된 알고리즘은 잘 알려진 Combine 알고리즘을 사용하여 멀티코어 SoC의 각 코어에 대해 초기 local wrapper해 집합을 구성하고 가장 긴 테스트 시간을 소모하는 코어를 dominant 코어로 선택한다. Dominant 코어의 테스트 시간을 기준으로 다른 코어들에 대해 wrapper 특성인 TAM 와이어 수와 테스트 시간을 조정한다. Design space exploration을 위해 일부 코어들의 TAM 와이어 수를 줄이고 테스트 시간을 증가시킨다. 변경된 wrapper 특성을 기존 local wrapper 해 집합에 추가한다. 코어들의 기존 local wrapper 해 집합이 global wrapper 해 집합으로 확장되어 스케줄러에 의한 멀티코어 SoC의 전체 테스트 시간이 감소한다. 제안된 wrapper의 효과는 ITC'02 벤치마크 회로에 대해 $B^*$-트리 기반의 테스트 스케줄러를 사용하여 검증된다. 실험 결과 기존의 wrapper를 사용하는 경우에 비해 테스트 시간이 평균 4.7% 감소한다.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.65-73
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• 2007

본 논문에서는 저비용 SoC 테스트를 위한 테스트 설계 기술에 대해서 다룬다. IEEE 1500 랩드 코어를 SoC TAP (Test Access Port) 을 통하여 스캔 테스트를 수행하는 방법을 제시하고, 지연고장 테스트를 위한 테스트 클럭 생성회로를 설계한다. TAP의 신호만을 이용하여 SoC 테스트를 수행함으로써 테스트 핀 수를 줄일 수 있고, SoC 내부의 회로를 사용하여 지연고장 테스트를 수행함으로써 저가의 테스트 장비를 사용할 수 있다. 실험을 통하여 제시한 방식의 효율성을 평가하고, 서로 다른 주파수의 클럭을 사용하는 여러 코어의 지연고장 테스트를 동시에 수행 할 수 있음을 확인한다.

• 전자공학회논문지
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• 제50권9호
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• pp.60-67
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• 2013

다양한 Intellectual Property(IP)로 이루어진 복잡한 SoC 테스트에 있어 테스트 비용 절감은 필수적이다. 본 논문에서는 IEEE Std. 1500과 IEEE Std. 1149.7 인터페이스를 사용하여 적은 수의 핀 수로 IP 기반의 System-on-a-Chip(SoC) 테스트를 가능케 하는 테스트 구조를 제안한다. IEEE Std. 1500은 IP 기반의 SoC 테스트에 있어 각 IP를 테스트할 수 있는 독립된 접근 경로를 제공한다. 본 논문에서는 이러한 독립된 테스트 경로를 IEEE Std. 1149.7로 제어 가능하도록 구성함으로서 SoC의 테스트 핀 수를 2 핀으로 줄일 수 있게 한다. 본 기술은 Wafer 및 Package 수준 테스트에 요구되는 테스트 핀 수를 줄임으로서 동시에 테스트 가능한 대상회로의 수를 늘릴 수 있고, 결과적으로 전체적인 양산 테스트 비용을 크게 절감할 수 있게 한다.

• 한국정보과학회논문지:시스템및이론
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• 제35권6호
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• pp.284-292
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• 2008

메모리 기술이 발달함에 따라 메모리의 집적도가 증가하게 되었고, 그에 따라 구성요소들의 크기가 작아지게 되고, 고장의 감응성이 증가하게 되어, 테스트는 더욱 복잡하게 된다. 또한, 칩 하나에 포함되어 있는 저장요소가 늘어남에 따라 테스트 시간도 증가하게 된다. SoC 기술의 발달로 대용량의 내장 메모리를 통합할 수 있게 되었지만, 테스트 과정은 복잡하게 되어 외부 테스트 환경에서는 내장 메모리를 테스트하기 어렵게 되었다. 본 논문은 ARM 프로세서 기반의 SoC 환경에서의 임베디드 메모리를 테스트할 수 있는 프로그램 가능한 메모리 내장 자체 테스트를 제안한다.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.61-71
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• 2003

본 논문에서 제안하는 GNS 시퀀스는 SoC 연결 고 장 테스트를 수행할 때 aliasing 고장 증후와 confounding 고장 증후를 고 장 증후를 발생시키지 않는 시퀀스로 연결 고장 위치의 분석을 효과적으로 수행할 수 있다. GNS 시퀀스는 과거 보드 수준의 연결 테스트를 수행하기 위한 IEEE 1149.1 std. 와 유사한 구조로 SoC 의 연결 테스트를 수행하게 되어있는 IEEE P1500 에 적용하여 SoC 내부의 IP 상호간에 존재하는 연결 고장을 검출하고 그 위치를 분석하는데, 이때 입력되는 테스트 시퀀스의 길이가 기른 연구들에 비해 처소의 값을 가짐으로써 연결 테스트 수행 시간을 단축할 수 있는 효과적인 연결 테스트 알고리듬이다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.85-95
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• 2004

최근 반도체 칩의 집적도가 올라가고 System-on-Chip(Soc)환경이 보편화되면서 Automatic Test Equipment(ATE)를 이용한 테스트 수행시 테스트 패턴의 크기 문제와 스캔체인에서의 전력 소모문제가 크게 부각되고 있다. 또한, 테스트 패턴 크기문제를 해결하기 위해 테스트 패턴을 압축하게 되면 테스트 패턴의 소모하는 전력량이 커지게 되어 저전력 테스트를 수행하는데 어려움이 있어 두 가지 문제를 해결할 수 없었다 본 논문에서는 이러한 문제점들을 동시에 해결하기 위해서 Run-length code를 기반으로 하여 저전력 테스트가 가능하면서 테스트 패턴의 크기도 줄일 수 있는 알고리즘을 제안하였다. 본 논문에서는 기존에 제시되었던 알고리즘과 비교ㆍ분석하는 실험을 통하여 이 알고리즘의 효율성을 보여주고 있다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.71-78
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• 2006

NoC 테스트는 온칩네트워크를 TAM으로 재사용하기 때문에 SoC 구조 기반의 여러 테스트 기법을 그대로 사용할 수가 없다. 본 논문에서는 네트워크 기반 TAM의 문제점을 크게 감소시킨 새로운 형태의 NoC 테스트 플랫폼을 소개하며 이를 이용한 NoC 테스트 스케줄링 알고리즘을 제안한다. 제안한 알고리즘은 SoC 테스트 용도로 개발된 rectangle packing 방식을 기반으로 효율적이고 체계적인 테스트 스케줄링이 가능하게 한다. ITC'02 벤치회로를 이용한 실험 결과 제안한 방법이 기존 방법에 비해 최대 $55\%$까지 테스트 시간을 줄일 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.74-79
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• 2006

Advanced Microcontroller Bus Architecture (AMBA) 기반 System-on-Chip (SoC)에서는 기능적 테스트를 위해 ARM사의 Test Interface Controller (TIC)를 사용한다. 따라서 구조적 스캔 테스트 패턴도 TIC와 AMBA 버스를 통해 인가하면서 스캔입력과 출력을 동시에 수행할 수 없다는 단점이 있다. 본 논문에서는 ARM 코어를 사용하는 SoC 테스트를 위한 AMBA based Test Access Mechanism (ATAM)을 제안한다. 기존 TIC와의 호환성을 유지하고 스캔 입력과 출력을 동시에 할 수 있으므로 고가의 Automatic Test Equipment (ATE)를 통한 테스트 시간을 대폭 절감할 수 있다.