• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.389-391
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• 2011

본 논문에서는 VDR(VHF Data Radio)용 선형 25Watt 고출력 증폭기 회로를 설계하고 제작하여 특성을 측정하였다. VDR의 주파수 대역은 117.975~137MHz이고, CSMA(Carrier Sense Multiple Access) 다중 접속방식, D8PSK(Differential Eight Phase Shift Keyed), 25kHz 채널 대역폭을 사용한다. 또한 DO-281A MOPS에 규정된 출력 전력 및 심볼 배열 에러, 불요파 방사, 인접채널 전력을 만족해야 한다. 설계한 고출력증폭기는 DO-281A 표준을 만족한다.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.1-8
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• 2000

본 논문에서는 플래시 메모리의 비트라인 공유에 따른 간섭현상을 최소화한 센스 엠프를 제시하였다. 외부소자에서 내부 플래시 메모리를 읽고자 하였을 때 발생할 수 있는 간섭현상은 공유된 비트라인으로 인하여 출력에서 에러가 발생할 수 있다. 주된 원인으로는 칩의 소형화에 따른 얇은 부유 게이트 옥사이드층의 사용에 따른 전하의 이동에 따라 발생한다. 본 논문에서는 전하의 이동을 최소화 하기 위해서는 공유된 비트라인에 인가되는 전압을 낮추었으며, 낮은 비트라인 전압으로도 플래시 셀의 데이터의 값을 판정할 수 있는 센스 앰프를 설계, 구현, 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권2호
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• pp.128-133
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• 2008

Phase-change random access memory (PRAM) chip cell phase of amorphous state is rapidly changed to crystal state above 160 Celsius degree within several seconds during Infrared (IR) reflow. Thus, on-board programming method is considered for PRAM chip programming. We demonstrated the functional 512Mb PRAM with 90nm technology using several novel core circuits, such as metal-2 line based global row decoding scheme, PN-diode cells based BL discharge (BLDIS) scheme, and PMOS switch based column decoding scheme. The reverse-state standby current of each PRAM cell is near 10 pA range. The total leak current of 512Mb PRAM chip in standby mode on discharging state can be more than 5 mA. Thus in the proposed BLDIS control, all bitlines (BLs) are in floating state in standby mode, then in active mode, the activated BLs are discharged to low level in the early timing of the active period by the short pulse BLDIS control timing operation. In the conventional sense amplifier, the simultaneous switching activation timing operation invokes the large coupling noise between the VSAREF node and the inner amplification nodes of the sense amplifiers. The coupling noise at VSAREF degrades the sensing voltage margin of the conventional sense amplifier. The merit of the proposed sense amplifier is almost removing the coupling noise at VSAREF from sharing with other sense amplifiers.

• 대한전기학회논문지
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• 제40권7호
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• pp.675-683
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• 1991

When alpha particles are incident into the substrate, we have calculated the advanced current caused by collecting charges as a function of time, the energy of alpha particle, and the carrier concentration of the substrate. Employing SPICE, we have compared two circuits of which one has dummy cell and another has dummy line instead of dummy cell, and both are connected to the bit line node including sense amplifier and cell within the memory device. From the numerical analysis, (it may be conjectured that)the smaller energy of alpha particle and the lower concentration of the substrate, the more possibility of misoperation due to alpha particles. It may be also found that the effects of alpha particle are substantially reduced in the circuit without dummy cell.

• 전자공학회논문지SC
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• 제45권2호
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• pp.26-36
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• 2008

차동 전송 기술과 저 전압 스윙을 기반으로 하는 LVDS(Low Voltage Differential Signaling)는 저 전력으로 고속 데이터 전송을 필요로 하는 분야에 넓게 사용되어 왔다. 본 논문은 1.3 Gb/s 이상에서 동작하는 새로운 I/O 인터페이스 회로 기술을 소개한다. 기존의 LVDS 수신단에서 사용하는 차동 pre-amp 대신에 sense amplifier를 pre-amp로 사용하는 수신단을 제안하였으며 이러한 수신단은 LVDS 송신단 출력 전압을 상당히 줄이고 1.3 Gb/s 이상의 전송 속도를 제공할 수 있다. 또한 전력소비와 노이즈 특성을 더욱 향상시키기 위하여 종단 저항을 사용하는 대신 인덕턴스로 임피던스 매칭을 하는 방법을 소개하였다. LVDS 수신단의 pre-amp로 사용하는 differential amp와 sense amp의 입력 인덕턴스로 임피던스 매칭을 하기 위해 unfolded 임피던스 매칭의 새로운 방법을 제안하였다. 제안한 LVDS I/O 회로들의 성능 분석 및 평가를 위하여 0.35um TSMC CMOS 테크놀로지를 기본으로 HSPICE를 이용하여 시뮬레이션 하였으며, 약 12 %의 전력 이득과 약 18 %의 전송 속도 향상을 나타내었다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.1-7
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• 2010

본 논문은 멀티레벨을 갖는 PoRAM 셀의 데이터를 센싱하는 기법에 관하여 제안하였다. PoRAM은 유기물질을 사용한 단위 셀의 상,하단 전극에 전압을 가했을 때 나타나는 저항 상태의 변화로 셀 데이터를 구분하는 메모리 소자이다. 특히 한 셀당 최대 4 레벨의 안정된 저항 값을 가지므로 멀티레벨 셀로 활용이 가능하다. 따라서 멀티레벨의 센싱을 위해 어드레스 디코딩 방법, 센스 앰플리파이어, 이를 위한 제어 신호 등을 새롭게 제안하였다. 센스 앰플리파이어는 셀에 흐르는 전류를 입력 값으로 받아 설정된 기준 전류($I_{REF}$)와 비교하는 전류 비교기를 기본으로 구성되며 전류를 증폭하기 위해 낮은 입력 임피던스를 갖도록 설계되었다. 제안된 기법에 의해 설계된 회로는 $0.13{\mu}m$ CMOS 공정 라이브러리를 사용하여 설계되었고, 이를 사용함으로써 단위 셀에 흐르는 서로 다른 4 가지 전류 값이 각각 데이터 "00", "01", "10", "11"으로 정확히 센싱 되는 것을 검증하였다.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2451-2456
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• 2011

본 논문에서는 MOPS 규격을 만족하는 고출력 증폭기의 특성을 연구하기 위해, 고출력 증폭기를 제작하여 특성을 측정하였다. VDR의 주파수 대역은 117.975~137MHz이고, CSMA(Carrier Sense Multiple Access) 다중 접속방식, D8PSK(Differential Eight Phase Shift Keyed), 25kHz 채널 대역폭을 사용한다. 또한 DO-281A MOPS에 규정된 출력 전력 및 심볼 배열 에러, 불요파 방사, 인접채널 전력을 만족해야 한다. 측정된 IM3가 38dB가 되어야 MOPS 규격을 만족한다.

• 전기전자학회논문지
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• 제25권2호
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• pp.309-314
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• 2021

본 논문에서 제안된 에스램 사전 증폭 회로는 에스램 데이터 읽기 과정에서 감지 증폭을 활성화 하는 데 필요한 시간을 55% 감소함으로써 기존 회로 대비 읽기 속도를 현격히 개선하였다. 이는 사전 증폭 과정에서 공정 편차에 의한 트랜지스터의 성능 편차를 보상하는 고유 회로에 기인한 것이다. 뿐만 아니라, 사전 증폭으로 인한 추가 에너지 소모량을 최소화하기 위하여 사전 증폭이 필요한 경우에만 사전 증폭기를 활성화 할 수 있는 선별 활성화 회로를 제안하여 추가 에너지 소모를 4.45% 이내로 제한하였다.

• 전기전자학회논문지
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• 제20권2호
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• pp.167-170
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• 2016

정적 램의 비트라인을 정밀하게 추적하는 감지증폭기의 enable 신호를 만들기 위해 replica bit-line 기술 (RBL)이 사용된다. 하지만, 공정으로 인한 문턱전압의 변화는 replica bit-line 회로에 흐르는 전류를 변화시키고 이는 감지증폭기의 enable 신호 생성 시간 ($T_{SAE}$)을 변화시키며, 결과적으로는 읽기 동작을 불안정하게 한다. 본 논문에서는 conventional replica bit-line delay ($RBL_{conv}$)구조 및 $T_{SAE}$ 변화를 감소시킬 수 있는 개선 구조인 dual replica bit-line delay (DRBD)구조와 multi-stage dual replica bit-line delay(MDRBD)구조를 소개하고, 14nm FinFET 공정, 동작전압 0.6V에서 각 기술들에 대한 읽기 성공률이 $6{\sigma}$를 만족하는 최대 on-cell 개수를 simulation을 통해 찾고 이때 각 구조에 대한 performance와 에너지를 비교했다. 그 결과, $RBL_{conv}$ 대비 DRBD와 MDRBD의 performance는 각각 24.4%와 48.3% 저하되고 에너지 소모는 각각 8%와 32.4% 감소된 것을 관찰하였다.

• 한국정보전자통신기술학회논문지
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• 제8권4호
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• pp.310-318
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• 2015

본 논문에서는 cell 사이즈가 작은 dual port eFuse OTP(One-Time Programmable)를 사용하면서 VREF(Reference Voltage) 회로를 eFuse OTP IP(Intellectual Property)에 하나만 사용하고 S/A(Sense Amplifier) 기반의 D F/F을 사용하는 BL(Bit-Line) 센싱 회로를 제안하였다. 제안된 센싱 기술은 read current를 6.399mA에서 3.887mA로 줄일 수 있다. 그리고 아날로그 센싱을 하므로 program-verify-read 모드와 read 모드에서 프로그램된 eFuse의 센싱 저항은 각각 $9k{\Omega}$, $5k{\Omega}$으로 낮출 수 있다. 그리고 설계된 32비트 eFuse OTP 메모리의 레이아웃 면적은 $187.845{\mu}m{\times}113.180{\mu}m$ ($=0.0213mm^2$)으로 저면적 구현이 가능한 것을 확인하였다.