• 한국정보통신학회논문지
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• 제21권11호
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• pp.2009-2014
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• 2017

본 논문에서는 변화하는 루프필터 전압을 시정수 비교기를 사용하여 감지하고, 이의 출력에 따라 루프필터 전압변화를 보상하여 단일 칩으로 구현이 가능한 작은 크기의 위상고정루프를 제안하였다. 제안된 위상고정루프는 기존 구조에서는 안전한 동작이 불가능한 크기인 작은 용량을 가지는 커패시터를 사용하여 칩의 크기를 최소화 하였다. 시정수 비교기는 작은 시정수 값을 가지는 저항, 커패시터와 높은 시정수 값을 가지는 저항, 커패시터를 통과한 신호들을 입력으로 받아 루프필터 출력 전압의 변화를 감지한다. 시정수가 큰 노드의 출력은 루프필터 출력전압의 평균 값을 가지고, 시정수가 작은 노드의 출력은 루프필터 출력전압과 거의 같은 값을 가진다. 각 노드의 차이를 비교하여 나온 출력은 전류 보상기를 제어하여 작은 크기의 루프필터 커패시터를 충 방전 시킨다. 이는 제안된 위상고정루프를 안정하게 동작하도록 한다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, Hspice 시뮬레이션을 통해 회로의 동작을 검증하였다.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.59-64
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• 2007

본 논문은 FPD(Flat panel Display)용 TCON(Timing Controller) 칩의 PLL에 관한 것이다. TCON 동작 시 발생하는 전원전압 변화에 대해 일정한 주파수를 출력하도록 하는 V-I 변환기를 설계하였다 새로운 V-I 변환기는 VCO's(전압 제어 발진기)의 출력 주파수를 결정짓는 전원 전압의 변화를 그에 상응하는 전류로 보상하여 전원 전압에 둔감하게 하였다. 설계된 회로는 TSMC 0.25um 1-poly 3-metal CMOS 공정으로 구현하였으며 2.5V 공급 선원에서 $192\sim360MHz$로 동작하도록 설계 하였다. 측정 결과 $192\sim360MHz$내에서 100ps 근처의 RMS 지터을 나타내었다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.71-77
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• 2009

본 논문에서는 다중 전하펌프를 이용하여 빠른 위상고정 시간을 갖는 새로운 위상고정루프를 제안하였다. 제안된 위상고정 루프는 세 개의 전하펌프를 사용하여 루프필터의 실효 커패시턴스와 저항을 위상고정 상태에 따라 각 전하펌프의 전류량 크기와 방향 제어를 통해 증감시킬 수 있다. 위상고정루프의 위상고정 상태에 따라 루프 대역폭을 제어하여 빠른 위상고정 시간을 갖는 위상고정루프를 설계하였다. 또한 전체 칩 영역의 많은 부분을 차지하는 커패시터의 크기를 제안된 구조로 최소화하였다. 저항과 커패시터를 모두 포함한 29.9KHz의 대역폭의 위상고정루프를 $990{\mu}m\;{\times}\;670{\mu}m$ 크기로 설계하였다. 제안된 위상고정 루프는 3.3V $0.35{\mu}m$ CMOS 공정을 이용하여 제작되었다. 851.2MHz 출력 주파수에서 측정된 위상 잡음은 -90.45 dBc/Hz@1MHz이며, 위상고정시간은 $6{\mu}s$ 보다 작은 값을 가진다.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.39-45
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• 2004

본 논문에서는 직렬 ATA 물리층에 대한 설계 및 칩 제작 후 테스트 결과와 성능 평가를 서술하였다. 직렬 ATA 의 물리층은 +/-250㎷ 의 전압 레벨과 1.5㎓ 속도를 지니는 차등 NRZ 직렬 데이터 스트림을 송신 및 수신하는 회로와 1.5㎓ 송신 PLL 회로, 수신된 1.5Gbps 직렬 데이터 스트림에서 데이터 및 송신 클럭을 복원하는 회로와 SERDES 회로 및 OOB 신호 발생 및 검파 회로 등으로 구성하였다. 설계된 직렬 ATA 물리층은 UMC 사의 0.18㎛ 표준 CMOS 공정을 이용하여 칩으로 제작 후 성능을 검증하였다. 특성 검토 결과 대부분 사양을 만족하였고, 데이터 전송 속도 1.5Gbps 사양은 실지 측정치가 1.38Gbps 로 목표 사양에 8％ 미달되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.10-17
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• 2012

This paper presents a clock regenerator using two $2^{nd}$ order ${\sum}-{\Delta}$ (sigma-delta) modulators for wide range of dividing ratio as defined in HDMI standard. The proposed circuit adopts a fractional-N frequency synthesis architecture for PLL-based clock regeneration. By converting the integer and decimal part of the N and CTS values in HDMI format and processing separately at two different ${\sum}-{\Delta}$ modulators, the proposed circuit covers a very wide range of the dividing ratio as HDMI standard. The circuit is fabricated using 0.18 ${\mu}m$ CMOS and shows 13 mW power consumption with an on-chip loop filter implementation.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.181-187
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• 2003

This paper presents an 125MHz, 128-phase phase-locked loop using interpolation technique for digital timing recovery. To reduce the power consumption and chip area, phase interpolation was performed over only selected windows, instead of overall period. Four clocks were used for phase interpolation to avoid the output jitter increase due to the interpolation clock (clock used for phase interpolation) switching. Also, the output clock was fed back to finite-state machine (FSM) where the multiplexer selection signals are generated to eliminate the possible output glitches. The PLL implemented in a $0.25\mu\textrm{m}$ CMOS process and dissipates 80mW at 2.5V supply and occupies $0.84\textrm{mm}^2.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.352-358
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• 2016

A 5-phase phase-locked loop (PLL) for USB2.0 applications was implemented by using an all-synthesis technique. The length of the time-to-digital converter for the fine phase detector was halved by the operation of a coarse phase detector that uses 5-phase clocks. The maximum time difference between the rising edges of two adjacent-phase clocks was 6 ps at 480 MHz. The PLL chip in a 65-nm process occupies $0.038mm^2$, consumes 4.8 mW at 1.2 V. The measured rms and peak-to-peak output jitters are 8.6 ps and 45 ps, respectively.

• 한국전자파학회논문지
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• 제15권4호
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• pp.421-427
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• 2004

본 논문에서는 5.8 ㎓주파수 합성기에 대해 하모닉 발진을 적용하여 저가화 방안을 제안하였다. 제안한 주파수 합성기는 2.9 ㎓대역의 PLL 칩과 2.9 ㎓대역의 발진기, 그리고 5.8 ㎓대역의 버퍼 증폭기로 구성되어있다. 측정 결과는 5.65 ㎓에서 5.94 ㎓까지의 290 MHz주파수 가변범위와 약 0.5 ㏈m의 출력 전력, 그리고 100 KHz 오프셋 주파수에서 -107.67 ㏈c/Hz의 위상잡음을 보여준다. 기본 발진 전력(2.9 ㎓)을 포함한 모든 불요성분은 제안한 2차 하모닉 신호보다 적어도 15 ㏈c 이상 억압된다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.697-699
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• 2017

본 논문에서는 D 플립플롭과 보조 전하펌프를 사용하여 작은 크기의 위상고정루프를 제안하였다. 단일 커패시터를 사용하여 크기가 작기 때문에 위상고정루프의 집적화가 가능하다. 제안된 위상고정루프는 HSPICE로 시뮬레이션 하였으며, 1.8V $0.18{\mu}m$ CMOS 공정을 사용하였다.

• 전기전자학회논문지
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• 제16권4호
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• pp.322-327
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• 2012

본 논문은 이진 위상-주파수 검출기와 카운터를 사용한 새로운 위상-디지털 변환기 구조의 디지털 위상 고정 루프 회로를 제안하였다. 제안한 디지털 위상 고정 루프 회로는 위상-디지털 변환기, 디지털 루프, 디지털 제어 발진기(DCO)로 구성되어 있다. 제안된 위상-디지털 변환기 구조는 일반적인 시간-디지털 변환기(TDC)를 사용하지 않고, 이진 위상 주파수 검출기와 카운터를 사용함으로써 단순한 구조와 적은 면적으로 소비전력을 감소하는 장점을 갖는다. CMOS 0.18um 공정을 사용하여 1.0GHz에서 2.2GHz에 동작하는 디지털 위상 고정 루프 회로를 설계하였고 칩 면적은 $0.096mm^2$을 차지한다. 시뮬레이션 결과 전력소비는 1.65GHz 동작시 16.2mW로 나타났다.