• 대한전자공학회논문지SD
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• 제42권12호
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• pp.53-60
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• 2005

본 논문에서는 저 전력 멀티미디어 응용을 위한 10b 100 MS/s $1.4\;mm^2$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 ADC는 해상도 및 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 기존의 다단 구조가 아닌 2단 파이프라인 구조를 사용하였다. 그리고 10 비트 해상도에서 1.2 Vp-p의 단일 및 차동 입력 신호 처리 대역폭을 넓히기 위해 입력 샘플-앤-홀드 증폭기에는 게이트-부트스트래핑 회로를 적용하며, 6 비트 해상도를 필요로 하는 두 번째 단의 flash ADC에는 오픈-루프 오프셋 샘플링 기법을 적용하였다. 또한 커패시터 등 소자 부정합에 의해 해상도에 크게 영향을 줄 수 있는 MDAC의 커패시터에는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 제안하였다. 기준 전류/전압 발생기는 온-칩으로 집적하여 잡음 에너지를 줄였으며, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가하도록 설계하였다. 제안하는 10b 시제품 ADC는 0.18 um CMOS 공정으로 제작되었고, 측정된 DNL 및 INL은 각각 0.59 LSB, 0.77 LSB 수준을 보여준다. 또한 100 MS/s의 샘플링 속도에서 SNDR 및 SFDR이 각각 54 dB, 62 dB 수준을 보였으며, 전력 소모는 56 mW이다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.53-63
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• 2009

본 논문에서는 IEEE 802.11n 표준과 같은 근거리 무선통신망 응용을 위한 10비트 100MS/s 27.2mW $0.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에 적합한 3단 파이프라인 구조를 기반으로 제작되었으며 각단에 공통적으로 사용되는 증폭기, 프리앰프 및 저항열을 최대한 효율적으로 공유함으로써 전력 소모 및 면적을 최소화하였다. 첫 번째 MDAC과 두 번째 MDAC에는 스위치 저항과 메모리 효과가 없는 증폭기 공유기법을 사용하였고, 세 개의 4비트 flash ADC에는 단 하나의 저항열만을 사용하는 동시에 두 번째 flash ADC와 세 번째 flash ADC에는 프리앰프를 공유하여 전력 소모와 면적을 최소화하였다. 보간 기법을 사용하여 요구되는 프리앰프의 수를 반으로 줄였으며, 프리앰프의 공유 및 보간 기법으로 인한 영향을 최소화하기 위해 낮은 킥-백 잡음을 갖는 비교기를 추가로 제안하였다. 제안하는 시제품 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.83LSB와 1.52LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 52.1dB의 SNDR과 67.6dB의 SFDR을 갖는다. 시제품 ADC의 칩 면적은 $0.8mm^2$이며 전력 소모는 1.8V 전원 전압을 인가하였을 때 100MS/s에서 27.2mW이다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.69-76
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• 2008

본 논문에서는 가속도 센서 및 자이로 센서 등과 같이 고해상도 및 작은 면적과 적은 전력 소모를 동시에 요구하는 센서 인터페이스 응용을 위한 12비트 1kS/s 65uA 0.35um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 재순환 기법을 이용한 알고리즈믹 구조를 사용하여 샘플링 속도, 해상도, 전력 소모 및 면적을 최적화하였으며, 일반적인 열린 루프 샘플링 기법을 적용한 버전1과 오프셋 및 플리커 잡음을 제거하여 동적 성능을 향상시키기 위해 닫힌 루프 샘플링 기법을 적용한 버전2로 각각 제작되었다. 또한 SHA와 MDAC 회로에는 스위치 기반의 전력 최소화 기법과 바이어스 공유 기법이 적용된 2단 증폭기를 사용하여 면적과 전력 소모를 최소화시켰다. 한편, 저전력, 소면적 구현을 위한 개선된 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 시스템 응용에 파라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.78LSB, 2.24LSB의 수준을 보이며, 동적 성능으로는 1kS/s의 동작 속도에서 버전1, 버전2 각각 최대 60dB, 63dB 수준의 SNDR과 70dB, 75dB 수준의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 버전1, 버전2 각각 $0.78mm^2,\;0.81mm^2$ 이며 전력 소모는 2.5V 전원 전압과 1kS/s의 동작 속도에서 각각 0.163mW, 0.176mw이다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1999년도 학술발표대회 논문집 제18권 2호
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• pp.173-176
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• 1999

In this work, a A/D converter is implemented to obtain 8bit resolution at a conversion rate of 10Msample/s for video applications. Proposed architecture is designed low power A/D converter that pipelined architecture consists of flash A/D converter. This architecture consists of two identical stages that consist of sample/hold circuit, low power comparator, voltage reference circuit and MDAC of binary weighted capacitor array. Proposed A/D converter is designed using $0.25{\mu}m$ CMOS technology The SNR is 76.3dB at a sampling rate of 10MHz with 3.9MHz sine input signal. When an 8bit 10Msample/s A/D converter is simulated, the Differential Nonlinearity / Integral Nonlinearity (DNL/ INL) error are ${\pm}0.5/{\pm}2$ LSB, respectively. The power consumption is 13mW at 10Msample/s.

• 전자공학회논문지A
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• 제33A권4호
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• pp.152-161
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• 1996

In tis work, a three-stage pipelined A/D converter (ADC) was implemented to obtain 10-bit resolution at a conversion rate of 20 msamples/s for video applications. The ADC consists of three identical stages employing a mid-rise coding technique. The interstage errors such as offsets and clock feedthrough are digitally corrected in digitral logic by one overlapped bit between stages. The proposed ADC is optimized by adopting a unit-capacitor array architecture in the MDAC to improve the differential nonlinearity and the yield. Reduced power dissipation has been achieve dby using low-power latched comparators. The prototype was fabricated in a 0.8$\mu$m p-well CMOS technology. The ADC dissipates 160 mW at a 20 MHz clock rate with a 5 V single supply voltage and occupies a die area of 7 mm$^{2}$(2.7 mm $\times$ 2.6mm) including bonding pads and stand-alone internal bias circuit. The typical differential and integral nonlinarities of the prototype are less than $\pm$ 0.6 LSB and $\pm$ 1 LSB, respectively.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.189-197
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• 2014

This work proposes a 12b 100 MS/s $0.11{\mu}m$ CMOS three-step hybrid pipeline ADC for high-speed communication and mobile display systems requiring high resolution, low power, and small size. The first stage based on time-interleaved dual-channel SAR ADCs properly handles the Nyquist-rate input without a dedicated SHA. An input sampling clock for each SAR ADC is synchronized to a reference clock to minimize a sampling-time mismatch between the channels. Only one residue amplifier is employed and shared in the proposed ADC for the first-stage SAR ADCs as well as the MDAC of back-end pipeline stages. The shared amplifier, in particular, reduces performance degradation caused by offset and gain mismatches between two channels of the SAR ADCs. Two separate reference voltages relieve a reference disturbance due to the different operating frequencies of the front-end SAR ADCs and the back-end pipeline stages. The prototype ADC in a $0.11{\mu}m$ CMOS shows the measured DNL and INL within 0.38 LSB and 1.21 LSB, respectively. The ADC occupies an active die area of $1.34mm^2$ and consumes 25.3 mW with a maximum SNDR and SFDR of 60.2 dB and 69.5 dB, respectively, at 1.1 V and 100 MS/s.

• 전자공학회논문지SC
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• 제37권6호
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• pp.35-41
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• 2000

본 논문에서는 전형적인 파이프라인 CMOS A/D 변환기(ADC)의 신호 처리 속도와 해상도를 향상시키기 위해 병합 캐패시터 스위칭(merged-capacitor switching MCS)기법을 제안한다. 제안하는 MCS 기법은 기존의 ADC에 사용되는 multiplying digital-to-analog converter(MDAC)의 캐패시터 수를 50%로 줄임으로써, 부하 캐패시터의 감소로 인해 샘플링 속도를 크게 향상시킬 수 있다. 또한, MCS 기법에서 줄어든 캐패시터 수에 해당하는 크기만큼 각 캐패시터 크기를 2배 증가시킬 경우, 전력 소모 및 샘플링 속도의 감소없이 캐패시터 부정합을 최소화하며, 전체 ADC의 해상도 향상이 가능하다. 제안하는 MCS 기법을 적용한 ADC에 기존의 궤환 캐패시터 스위칭(commutated feedback-capacitor switching : CFCS) 기법을 일부 적용할 경우, 12 비트 이상의 더 높은 해상도를 얻을 수 있고, 응용의 다양화를 고려할 수 있다.

• 대한의용생체공학회:의공학회지
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• 제22권6호
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• pp.503-510
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• 2001

인체의 각 조직은 서로 다른 저항률(resistivity)을 가지고 있고. 심장의 박동이나 호흡과 같은 생리현상은 해당 생체조직의 임피던스를 변화시킨다. 본 논문에서는 인체 내부에 존재하는 비정상 조직의 크기와 위치를 검출하기 위한 32-채널 생체 임피던스 측정 시스템에 대하여 기술한다. 이러한 기술은 유방암 조직의 경우와 같이 배경 조직과는 저항률이 다른 비정상 조직을 검출하는 경우에 응용할 수 있을 것으로 기대한다. 32-채널 생체 임피던스 측정 시스템을 위하여 32개의 복합형 전극과 32 채널의 정전류원을 사용하였다. 임피던스의 측정을 위해 50kHz의 정현파 전류를 주입하고. 유기되는 전압을 가변 이득 협대역 계측용 증폭기로 측정하고, 그 크기를 위상감응복조기로 검출하였다. 검출된 임피던스 신호는 A/D 변환하여 PC에 입력하였다. 전해질 팬텀을 이용한 실험에서 전체 시스템의 정확도는 2.42%이며, 직경 270mm인 팬텀 내부에 존재하는 직경 8mm 이상인 물체의 크기와 위치를 검출할 수 있었다. 본 연구의 결과를 기초로 다채널 생체 임피던스 측정 시스템의 정확도를 개선하여. 직경 lmm 이내의 물체를 검출하는 것이 향후의 연구 목표이다 이러한 정확도를 가지는 생체 임피던스 계측 시스템을 개발하면. 인체 내부의 임피던스 분포를 측정하는 EIT(electrical impedance tomography) 시스템과, 최근에 연구되고 있는 자기공명 임피던스 단층촬영(MREIT, magnetic resonance electrical impedance tomography)에도 응용이 가능할 것이다.

• 전기전자학회논문지
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• 제25권2호
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• pp.302-308
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• 2021

본 논문에서는 영상 처리용 12-비트의 10-MS/s 파이프라인 아날로그-디지털 변환기(ADC: analog-to-digital converter)가 제안된다. 제안된 ADC는 샘플-홀드 증폭기, 3개의 stage, 3-비트 플래시 ADC, 그리고 digital error corrector로 구성된다. 각 stage는 4-비트 flash ADC와 multiplying digital-to-analog ADC로 구성된다. 고해상도의 ADC를 위해 제안된 샘플-홀드 증폭기는 gain boosting을 이용하여 전압 이득을 증가시킨다. 제안된 파이프라인 ADC는 1.8V 공급전압을 사용하는 180nm CMOS 공정에서 설계되었고 차동 1V 전압을 가지는 1MHz 사인파 아날로그 입력신호에 대해 10.52-비트의 유효 비트를 가진다. 또한, 약 5MHz의 나이퀴스트 사인파 입력에 대해 측정된 유효비트는 10.12 비트이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.