• 대한전자공학회논문지SD
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• 제45권3호
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• pp.69-76
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• 2008

본 논문에서는 가속도 센서 및 자이로 센서 등과 같이 고해상도 및 작은 면적과 적은 전력 소모를 동시에 요구하는 센서 인터페이스 응용을 위한 12비트 1kS/s 65uA 0.35um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 재순환 기법을 이용한 알고리즈믹 구조를 사용하여 샘플링 속도, 해상도, 전력 소모 및 면적을 최적화하였으며, 일반적인 열린 루프 샘플링 기법을 적용한 버전1과 오프셋 및 플리커 잡음을 제거하여 동적 성능을 향상시키기 위해 닫힌 루프 샘플링 기법을 적용한 버전2로 각각 제작되었다. 또한 SHA와 MDAC 회로에는 스위치 기반의 전력 최소화 기법과 바이어스 공유 기법이 적용된 2단 증폭기를 사용하여 면적과 전력 소모를 최소화시켰다. 한편, 저전력, 소면적 구현을 위한 개선된 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 시스템 응용에 파라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.78LSB, 2.24LSB의 수준을 보이며, 동적 성능으로는 1kS/s의 동작 속도에서 버전1, 버전2 각각 최대 60dB, 63dB 수준의 SNDR과 70dB, 75dB 수준의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 버전1, 버전2 각각 $0.78mm^2,\;0.81mm^2$ 이며 전력 소모는 2.5V 전원 전압과 1kS/s의 동작 속도에서 각각 0.163mW, 0.176mw이다.

• 한국전자통신학회논문지
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• 제5권4호
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• pp.435-442
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• 2010

자동차의 와이퍼 브레이드 성능은 자동차 안전성 확보에 크게 기여한다. 유리면에 접착된 먼지나 이물질 등을 제거하는 기능을 확보하기 위해 와이퍼 브레이드는 닦임성, 내구력, 내열 저온 내오존성 내화학성이 높아야 할 뿐만 아니라 소음이 적어야 한다. 이와 같이 와이퍼의 기능 개선을 위해서는 와이퍼의 성능을 평가하고 분석할 수 있는 시스템 장비가 필수적이다. 본 논문에서는 자동차의 와이퍼 누름압을 측정하는 시스템의 개발을 위해 누름압 센서에서 출력되는 신호를 받아 퍼스널 컴퓨터에 전달하는 아날로그 디지털 변환기를 설계하고자 한다. 설계한 ADC는 빠른 동작 속도를 얻으면서 전체 시스템의 면적 및 전력소모를 최적화하는 구조인 파이프라인 ADC이다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.77-85
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• 2008

본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.27-35
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• 2008

본 논문에서는 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 Software Defined Radio (SDR) 시스템 응용을 위한 14비트 150MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 고해상도를 얻기 위한 특별한 보정 기법을 사용하지 않는 4단 파이프라인 구조로 설계하였고, 각 단의 샘플링 커패시턴스와 증폭기의 입력 트랜스컨덕턴스에 각각 최적화된 스케일링 계수를 적용하여 요구되는 열잡음 성능 및 속도를 만족하는 동시에 소모되는 전력을 최소화하였다. 또한, 소자 부정합에 의한 영향을 줄이면서 14비트 이상의 해상도를 얻기 위해 MDAC의 커패시터 열에는 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 제안하였으며, 온도 및 전원 전압에 독립적인 기준 전류 및 전압 발생기를 온-칩 RC 필터와 함께 칩 내부에 집적하고 칩 외부에 C 필터를 추가로 사용하여 스위칭 잡음에 의한 영향을 최소화하였고, 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 최대 0.81LSB, 2.83LSB의 수준을 보이며, 동적 성능은 120MS/s와 150MS/s의 동작 속도에서 각각 최대 64dB, 61dB의 SNDR과 71dB, 70dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $2.0mm^2$ 이며 전력 소모는 1.2V 전원 전압에서 140mW이다.

• 한국통신학회논문지
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• 제23권5호
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• pp.1310-1318
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• 1998

저주파의 아날로그 신호를 디지털 신호로 변환하기 위해 sigma-delta 아날로그-디지털 변환기의 이용이 용이하다. 이 변환기는 변조기와 디지털 필터로 구성되는데 여기에서는 변조기에 대해 언급한다. 14비트 분해능을 갖는 2차 sigma-delta 변조기를 설계하기 위한 변조기의 구성요소 즉 연산 증폭기, 적분기, 내부 ADC 및 DAC의 최대 허용 에러 범위를 규정하였다. 이를 위하여 먼저 이상적인 변조기를 모델링하고 다음으로 변조기의 성능을 저하시키는 여러 가지 에러 요인 즉 연산증폭기의 최대 출력 제한, DC 이득, slew rate, 축전기의 불일치에 의한 적분기 이득 에러와 내부 ADC 및 DAC의 에러 등을 이상적인 모델에 적용하여 성능을 검증하였다. 이러한 에러 허용 범위에 대한 조사를 바탕으로 sigma-delta 변조기 설계 시 요구되는 구성 요소의 사양을 결정 할 수 있으며, 제조과정에서 나타나는 에러 성분에 대한 한계를 규정하여 최종 제작될 변조기의 성능을 확신 할 수 있다.

• 전자공학회논문지
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• 제52권9호
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• pp.63-73
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• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.61-69
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• 2010

본 논문에서는 기존 폴딩 구조의 A/D 변환기(ADC)가 지닌 경계조건 비대칭 오차를 극복하기 위해 홀수개의 폴딩 블록을 사용한 1.2V 8b 800MSPS CMOS ADC를 제안한다. 제안하는 ADC는 저 전력소모를 위해 폴딩 구조에 저항열 인터폴레이션 기법을 적용하고, 높은 folding rate(FR=9)를 극복하기 위해 cascaded 폴딩 구조를 채택하였다. 특히 폴딩 ADC의 주된 문제인 아날로그 신호의 선형성 왜곡과 offset 오차 감소를 위해 홀수개의 폴딩 블록을 사용하는 신호처리 기법을 제안하였다. 또한 스위치를 사용한 ROM 구조의 인코더를 채택하여 $2^n$ 주기를 가지지 않는 디지털 코드를 일반적인 바이너리 코드로 출력하였다. 제안하는 ADC는 $0.13{\mu}m$ 1P6M CMOS 공정을 사용하여 설계되었으며, 유효면적은 870um$\times$980um이다. 입력주파수 10MHz, 800MHz의 변환속도에서 150mW의 낮은 전력소모 특성을 보이며 SNDR은 44.84dB (ENOB 7.15bit), SFDR은 52.17dB의 측정결과를 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.164-167
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• 2000

This paper introduces the design of high-speed analog-to-digital converter for hard disk drive (HDD) read channel. This is based on autozero technique for low-error rate, and Double Speed Dual ADC(DSDA) technique lot efficiently increasing the conversion speed of A/D converter. This An is designed by 6bit resolution, 800M sample/s maximum conversion rate, 390㎽ power dissipation, one clock cycle latency in 0.65 $\mu\textrm{m}$ CMOS technology.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.