• ETRI Journal
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• 제31권6호
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• pp.660-666
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• 2009

We investigate the effects of interfacial dielectric layers (IDLs) on the electrical properties of top-gate In-Ga-Zn-oxide (IGZO) thin film transistors (TFTs) fabricated at low temperatures below $200^{\circ}C$, using a target composition of In:Ga:Zn = 2:1:2 (atomic ratio). Using four types of TFT structures combined with such dielectric materials as $Si_3N_4$ and $Al_2O_3$, the electrical properties are analyzed. After post-annealing at $200^{\circ}C$ for 1 hour in an $O_2$ ambient, the sub-threshold swing is improved in all TFT types, which indicates a reduction of the interfacial trap sites. During negative-bias stress tests on TFTs with a $Si_3N_4$ IDL, the degradation sources are closely related to unstable bond states, such as Si-based broken bonds and hydrogen-based bonds. From constant-current stress tests of $I_d$ = 3 ${\mu}A$, an IGZO-TFT with heat-treated $Si_3N_4$ IDL shows a good stability performance, which is attributed to the compensation effect of the original charge-injection and electron-trapping behavior.

• Journal of Power Electronics
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• 제16권3호
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• pp.1226-1235
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• 2016

For wearable health monitoring systems, a fundamental problem is the limited space for storing energy, which can be translated into a short operational life. In this paper, a highly efficient active voltage doubling rectifier with a wide input range for micro-piezoelectric energy harvesting systems is proposed. To obtain a higher output voltage, the Dickson charge pump topology is chosen in this design. By replacing the passive diodes with unbalanced-biased comparator-controlled active counterparts, the proposed rectifier minimizes the voltage losses along the conduction path and solves the reverse leakage problem caused by conventional comparator-controlled active diodes. To improve the rectifier input voltage sensitivity and decrease the minimum operational input voltage, two low power common-gate comparators are introduced in the proposed design. To keep the comparator from oscillating, a positive feedback loop formed by the capacitor C is added to it. Based on the SMIC 0.18-μm standard CMOS process, the proposed rectifier is simulated and implemented. The area of the whole chip is 0.91×0.97 mm², while the rectifier core occupies only 13% of this area. The measured results show that the proposed rectifier can operate properly with input amplitudes ranging from 0.2 to 1.0V and with frequencies ranging from 20 to 3000 Hz. The proposed rectifier can achieve a 92.5% power conversion efficiency (PCE) with input amplitudes equal to 0.6 V at 200 Hz. The voltage conversion efficiency (VCE) is around 93% for input amplitudes greater than 0.3 V and load resistances larger than 20kΩ.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1999년도 춘계학술대회 논문집
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• pp.469-472
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• 1999

CeO$_2$ thin films have used in wide applications such as SOI, buffer layer, antirflection coating, and gate dielectric layer. CeO$_2$takes one of the cubic system of fluorite structure and shows similar lattice constant (a=0.541nm) to silicon (a=0.543nm). We investigated CeO$_2$films as buffer layer material for nonvolatile memory device application of a single transistor. Aiming at the single transistor FRAM device with a gate region configuration of PZT/CeO$_2$ /P-Si , this paper focused on CeO$_2$-Si interface properties. CeO$_2$ films were grown on P-type Si(100) substrates by 13.56MHz RF magnetron sputtering system using a 2 inch Ce metal target. To characterize the CeO$_2$ films, we employed an XRD, AFM, C-V, and I-V for structural, surface morphological, and electrical property investigations, respectively. This paper demonstrates the best lattice mismatch as low as 0.2 % and average surface roughness down to 6.8 $\AA$. MIS structure of CeO$_2$ shows that breakdown electric field of 1.2 MV/cm, dielectric constant around 13.6 at growth temperature of 200 $^{\circ}C$, and interface state densities as low as 1.84$\times$10$^{11}$ cm $^{-1}$ eV$^{-1}$ . We probes the material properties of CeO$_2$ films for a buffer layer of FRAM applications.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.31-32
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• 2010

In our previous reports [1-3], electron transport for the switching and memory devices using alkyl thiol-tethered Ru-terpyridine complex compounds with metal-insulator-metal crossbar structure has been presented. On the other hand, among organic memory devices, a memory based on the OFET is attractive because of its nondestructive readout and single transistor applications. Several attempts at nonvolatile organic memories involve electrets, which are chargeable dielectrics. However, these devices still do not sufficiently satisfy the criteria demanded in order to compete with other types of memory devices, and the electrets are generally limited to polymer materials. Until now, there is no report on nonvolatile organic electrets using nano-interfaced organic monomer layer as a dielectric material even though the use of organic monomer materials become important for the development of molecularly interfaced memory and logic elements. Furthermore, to increase a retention time for the nonvolatile organic memory device as well as to understand an intrinsic memory property, a molecular design of the organic materials is also getting important issue. In this presentation, we report on the OFET memory device built on a silicon wafer and based on films of pentacene and a SiO2 gate insulator that are separated by organic molecules which act as a gate dielectric. We proposed push-pull organic molecules (PPOM) containing triarylamine asan electron donating group (EDG), thiophene as a spacer, and malononitrile as an electron withdrawing group (EWG). The PPOM were designed to control charge transport by differences of the dihedral angles induced by a steric hindrance effect of side chainswithin the molecules. Therefore, we expect that these PPOM with potential energy barrier can save the charges which are transported to the nano-interface between the semiconductor and organic molecules used as the dielectrics. Finally, we also expect that the charges can be contributed to the memory capacity of the memory OFET device.[4]

• 전기전자학회논문지
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• 제22권4호
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• pp.1230-1233
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• 2018

에어로졸 데포지션 (aerosol deposition)공정을 통해 $Al_2O_3$막을 4H-SiC 상에 50 nm 두께로 제조하였고, 후열처리 공정에 따른 전기적 특성을 분석하였다. 그 결과 $N_2$분위기 열처리 시 $Al_2O_3$와 SiC 계면의 고정전하량이 감소하였으나 산소공공 생성에 의한 누설전류의 증가를 확인하였다. 본 결과로부터 계면특성 향상과 누설전류의 감소를 위해서는 적절한 $N_2$와 $O_2$가스의 혼합이 중요함을 확인하였다.

• 한국진공학회지
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• 제18권4호
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• pp.302-309
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• 2009

쇼트키 장벽 관통 트랜지스터에 실리콘 나노점을 부유 게이트로 사용하는 비휘발성 메모리 소자를 제작하였다. 소스/드레인 영역에 어븀 실리사이드를 형성하여 쇼트키 장벽을 생성하였으며, 디지털 가스 주입의 저압 화학 기상 증착법으로 실리콘 나노점을 형성하여 부유 게이트로 이용하였다. 쇼트키 장벽 관통 트랜지스터의 동작 상태를 확인하였으며, 게이트 전압의 크기 및 걸어준 시간에 따른 트랜지스터의 문턱전압의 이동을 관찰함으로써 비휘발성 메모리 특성을 측정하였다. 초기 ${\pm}20\;V$의 쓰기/지우기 동작에 따른 메모리 창의 크기는 ${\sim}5\;V$ 이었으며, 나노점에 충분한 전하 충전을 위한 동작 시간은 10/50 msec 이었다. 그러나 메모리 창의 크기는 일정 시간이 지난 후에 0.4 V로 감소하였다. 이러한 메모리 창의 감소 원인을 어븀 확산에 따른 결과로 설명하였다. 본 메모리 소자는 비교적 안정한 쓰기/지우기 내구성을 보여주었으나, 지속적인 쓰기/지우기 동작에 따라 수 V의 문턱전압 이동과 메모리 창의 감소를 보여주었다. 본 실험 결과를 가지고 실리콘 나노점 부유게이트가 쇼트키 장벽 트랜지스터 구조에 접목 가능하여 초미세 비휘발성 메모리 소자로 개발 가능함을 확인하였다.

• 전자공학회논문지
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• 제50권4호
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• pp.239-245
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• 2013

멀티 레벨 낸드 플레쉬 메모리에서 주위 셀의 문턱 전압상태에 따른 데이터 유지 특성을 연구하였다. 열을 가해 셀의 데이터 보전특성을 판정하는 열적 열하 특성에서 주목하는 셀의 문턱 전압이 변화하는데 문턱전압의 변화는 선택된 셀 주위에 있는 셀들이 가장 낮은 문턱 전압 상태로 있는 셀들의 수가 많을수록 커진다. 그 이유는 전하의 손실이 이루어지는 낸드 플레쉬 셀의 본질적인 특성 뿐 아니라, 주위 셀 사이의 측면 전계 때문이다. 전계에 대한 모사 결과로부터 전계의 증가 현상을 발견할 수 있고, 이로 인한 전하의 손실이 소자 스케일 다운에 따라 더 증가함을 알 수 있다.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.1-8
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• 2005

소오스와 드레인 근처에 포켓이온이 주입된 halo구조의 MOSFET에서 전송자의 이동도 감소는 포켓이온주입의 조건에 따라 이온화된 불순물의 증가에 따른 쿨롱(Coulomb) 산란율의 증가에 의한 이동도의 감소량보다 큰 이동도의 감소가 관측될 수 있다. 게이트 바이어스에 대한 이동도의 특성변화도 기존의 일차적인 쿨롱산란의 증가효과에 의한 해석과 비교하여 상이한 결과가 나타날 수 있음이 실험적으로 확인되고 있다. 본 연구에서는 포켓이온 주입에 의하여 쿨롱산란원이 되는 유효불순물 농도의 증가에 따른 일차적인 이동도의 감소효과를 벗어난 이동도 특성을 분석하여 이동도의 감소현상을 일반적으로 설명할 수 있는 개선된 해석적 모델을 제시하였다. 해석적인 결과를 도출하기 위하여 일차원 영역구분의 근사방법을 적용한 결과, 포켓이온 주입에 의하여 포논산란율 및 표면산란율(surface roughness scattering rate)의 증가도 이동도감소에 기여함이 보여 졌다. 채널의 전송자분포가 드레인 전류에 영향을 미치게 되므로 포켓이온에 의해 유발된 전송자분포의 효과를 분석하여 유효이동도가 추가적으로 감소함을 확인하였다.

• 대한전자공학회논문지
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• 제26권5호
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• pp.46-51
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• 1989

DC 스트레스에 의해 노쇠화된 짧은 채널 LDD NMOSFET에서 문턱전압과 subthreshold 전류곡선의 변화를 관측하여 hot-carrier 주입에 의한 노쇠화를 연구하였다. 포화영역에서 정의된 문턱전압의 변화 ${Delta}V_{tex}$를 trapped charge에 기인한 변화성분 ${Delta}V_{ot}$와 midgap에서 문턱전압 영역에 생성된 계면상태에 의한 변화성분${Delta}V_{it}$로 분리하였다. 게이트 전압이 드레인 전압보다 큰 positive oxid field ($V_g>V_d$) 조건에서는 전자들이 게이트 산화막으로 주입되어 문턱전압이 증가되었으나 subthreshold swing은 크게 변화하지 않고 subthreshold 전류곡선만 높은 게이트 전압으로 평행 이동하였다. 게이트 전압이 드레인 전압보다 낮은 negative oxide field ($V_g) 조건에서는 hole이 주입되고 포획된 결과를 보였으나 포획된 positive charge수 보다 더 많은 계면상태가 동시에 생성되어 문턱전압과 subth-reshold swing이 증가되었다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.25-35
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• 2000

금속-산화막-반도체 소자의 산화막에 존재하는 느린 준위에 의한 전류반응 특성을 양방향 전류-전압 측정기술을 적용하여 분석하였다. 게이트 바이어스에 따라 나타나는 충전 및 방전시의 순간전류를 유지시간, 지연시간, 전자주입 방향 및 전자주입량, 그리고 전자 주입후 상온 방치시간의 함수로서 조사하였다. 느린 준위의 전하교환에 따른 전류 성분을 게이트 전압에 따라 실리콘 내 캐리어의 이동에 의해 나타나는 변위전류와 분리하여 해석하였다. 충전 및 방전시 나타나는 전하교환 전류는 산화막내 정전하 밀도뿐만 아니라 계면준위 밀도에도 크게 의존이 되며, 본 연구에서는 느린 준위의 전하교환 메카니즘을 제시하였다.