• 제목/요약/키워드: Flicker noise (1/f noise)

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3차 PLL System에서의 Flicker Noise 분석 (Flicker Noise Analysis in The Third-order of The PLL System)

  • 김형도;김경복;조형래
    • 한국전자파학회논문지
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    • 제11권5호
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    • pp.707-714
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    • 2000
  • 본 논문에서는 PLL 시스템의 보다 실제적 분석 모델인 3차 시스템을 통하여 저주파 대역에서 문제가 되는 flicker noise가 어떠한 양상을 나타내는가를 알아보려 한다. 3차에서 해석의 복잡성으로 수학적인 분석이 난해하지만 최적화 된 2차 필터를 통한 pseudo-damping factor의 도입으로 3차 시스템에서의 flicker variance의 해석이 용이하도록 시도하였다. 3차에서의 flicker variance의 수식적인 유도를 보이고 이를 2차 시스템에서 발생되는 flicker noise에 대한 variance와 비교하려 한다.

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3차 PLL SYSTEM에서의 flicker noise 분석 (Flicker noise analysis in the third-order of the PLL system)

  • 김형도;김경복;오용선;조형래
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 1999년도 추계종합학술대회
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    • pp.230-235
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    • 1999
  • 본 논문에서는 PLL 시스템의 보다 실제적인 모델인 3차 시스템을 통하여 저주파 대역에서 문제가 되는 flicker noise가 어떠한 양상을 나타내는가를 알아보려 한다. 3차에서 해석의 복잡성으로 그 수학적 분석의 난해함을 나타내지만 최적화 된 2차 필터를 통한 pseudo -damping factor의 도입으로 전체적인 flicker variance의 해석이 용이하도록 시도하였다. 3차에서의 flicker variance의 수식적인 유도를 보이고 이를 2차 시스템에서 발생되는 flicker noise 에 대한 variance와 비교 하려한다

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Decoupled Plasma Nitridation에 의한 Flicker 노이즈 개선에 관한 연구 (A study on Flicker Noise Improvement by Decoupled Plasma Nitridation)

  • 문성열;강성준;정양희
    • 한국전자통신학회논문지
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    • 제9권7호
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    • pp.747-752
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    • 2014
  • 본 논문은 $0.13{\mu}m$ 기술의 디자인을 10% 축소하는데 기존의 로직 디바이스만의 축소와는 달리 로직뿐 아니라 입, 출력 회로의 축소에 관한 것이다. 게이트 산화막(1.2V)을 decoupled plasma nitridation(DPN) oxide로 변경함으로써 flicker 노이즈를 축소 전 공정에 비해 1/3-1/5배 감소됨을 확인하였다. 또한, 축소에 의한 피할 수 없는 문제는 일반적인 metal insulator metal(MIM)의 캐패시터 문제이다. 이를 해결하기 위하여 20% 높은 MIM 캐패시터($1.2fF/{\mu}m^2$)를 개선하고 그 특성을 평가하였다.

Analysis of 1/f Noise in Fully Depleted n-channel Double Gate SOI MOSFET

  • Kushwaha Alok;Pandey Manoj Kumar;Pandey Sujata;Gupta A.K.
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제5권3호
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    • pp.187-194
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    • 2005
  • An analysis of the 1/f or flicker noise in FD n-channel Double Gate SOI MOSFET is proposed. In this paper, the variation of power spectral density (PSD) of the equivalent noise voltage and noise current with respect to frequency, channel length and gate-to-source voltage at various temperatures and exponent $C(i.e\;1/f^c$ is reported. The temperature is varied 125 K from to room temperature. The variation of PSD with respect to channel length down to $0.1{\mu}m$ technology is considered. It is analyzed that l/f noise in FD n-channel Double Gate SOI MOSFET is due to both carrierdensity fluctuations and mobility-fluctuations. But controversy still exits to its origin.

Nano-CMOSFET를 위한 플라즈마-질화막의 초기 산화막 성장방법에 따른 소자 특성과 저주파 잡음 특성 분석 (Dependence of Low-frequency Noise and Device Characteristics on Initial Oxidation Method of Plasma-nitride Oxide for Nano-scale CMOSFET)

  • 주한수;한인식;구태규;유옥상;최원호;최명규;이가원;이희덕
    • 한국전기전자재료학회논문지
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    • 제20권1호
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    • pp.1-7
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    • 2007
  • In this paper, two kinds of initial oxidation methods i.e., SLTO(Slow Low Temperature Oxidation: $700^{\circ}C$) and RTO(Rapid Thermal Oxidation: $850^{\circ}C$) are applied prior to the plasma nitridation for ultra thin oxide of RPNO (Remote Plasma Nitrided Oxide). It is observed that SLTO has superior characteristics to RTO such as lower SS(Sub-threshold Slope) and improved Ion-Ioff characteristics. Low frequency noise characteristics of SLTO also showed better than RTO both in linear and saturation regime. It is shown that flicker noise is dominated by carrier number fluctuation in the channel region. Therefore, SLTO is promising for nano-scale CMOS technology with ultra thin gate oxide.

능동 바이어스 회로로 구현된 저주파 궤환회로를 이용한 발진기의 위상잡음 감소 (Phase Noise Reduction in Oscillator Using a Low-frequency Feedback Circuit Based on Aactive Bias Circuit)

  • 장인봉;양승인
    • 한국전자파학회논문지
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    • 제8권1호
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    • pp.94-99
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    • 1997
  • 발진기의 위상잡음에 영향윤 주는 요인은 여러 가지가 있다. 그러나 발진기의 위상잡음은 주로 캐리어(carrier)와 l/f의 특성을 잦는 DC 근처 저주파 잡음과의 혼합으로 발생되므로, 저주파 플리커 잡음에 의해 지배된다. 본 논문에서는 능동 바이어스 회로로 구현된 저주파 궤환회로를 이용하여 플리커 잡음의 영향을 최소화함으로써 발진기의 위상잡음을 줄이는 기법을 제안하고, DBS 수신기에 사용 가능한 DRO를 제작하였다. 제작된 DRO의 위상잡음을 측정한 갤과 10 kHz 옵셋 주파수에서 약 -92 dBc/Hz로 제안된 방볍이 상당히 효과적임을 확인 하였다

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Fully Differential 5-GHz LC-Tank VCOs with Improved Phase Noise and Wide Tuning Range

  • Lee, Ja-Yol;Park, Chan-Woo;Lee, Sang-Heung;Kang, Jin-Young;Oh, Seung-Hyeub
    • ETRI Journal
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    • 제27권5호
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    • pp.473-483
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    • 2005
  • In this paper, we propose two LC voltage-controlled oscillators (VCOs) that improve both phase noise and tuning range. With both 1/f induced low-frequency noise and low-frequency thermal noise around DC or around harmonics suppressed significantly by the employment of a current-current negative feedback (CCNF) loop, the phase noise in the CCNF LC VCO has been improved by about 10 dB at 6 MHz offset compared to the conventional LC VCO. The phase noise of the CCNF VCO was measured as -112 dBc/Hz at 6 MHz offset from 5.5 GHz carrier frequency. Also, we present a bandwidth-enhanced LC VCO whose tuning range has been increased about 250 % by connecting the varactor to the bases of the cross-coupled pair. The phase noise of the bandwidth-enhanced LC-tank VCO has been improved by about 6 dB at 6 MHz offset compared to the conventional LC VCO. The phase noise reduction has been achieved because the DC-decoupling capacitor Cc prevents the output common-mode level from modulating the varactor bias point, and the signal power increases in the LC-tank resonator. The bandwidth-enhanced LC VCO represents a 12 % bandwidth and phase noise of -108 dBc/Hz at 6 MHz offset.

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샘플 홀드 회로를 이용한 초퍼 안정화 기법이 적용된 저잡음 증폭기 (LNA with Chopper Stabilization Technique Using Sample and Hold Circuit)

  • 박영민;남민호;조경록
    • 전자공학회논문지
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    • 제53권10호
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    • pp.27-33
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    • 2016
  • 본 논문은 초퍼 안정화기법을 적용한 저잡음 증폭기를 제안한다. 초퍼 안정화기법은 CMOS 증폭기의 저주파수 대역 오프셋과 플리커 잡음을 감소시키는 효과적인 기법이다. 기존의 초퍼 증폭기는 초퍼로 인해 발생되는 초핑 스파이크를 제거하기 위해 Low Pass Filter(LPF)를 사용하기 때문에 저항과 커패시터가 큰 면적을 차지한다는 단점을 가지고 있다. 제안된 초퍼 증폭기는 LPF 대신 샘플 앤 홀드 방식의 초핑 스파이크 제거 회로를 사용하여 적은 전압감쇄에서 36%, 면적에서 11%의 이득을 얻을 수 있다.

저전력 31.6 pJ/step 축차 근사형 용량-디지털 직접 변환 IC (Low Power 31.6 pJ/step Successive Approximation Direct Capacitance-to-Digital Converter)

  • 고영운;김형섭;문영진;이변철;고형호
    • 센서학회지
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    • 제27권2호
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    • pp.93-98
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    • 2018
  • In this paper, an energy-efficient 11.49-bit successive approximation register (SAR) capacitance-to-digital converter (CDC) for capacitive sensors with a figure of merit (FoM) of 31.6 pJ/conversion-step is presented. The CDC employs a SAR algorithm to obtain low power consumption and a simplified structure. The proposed circuit uses a capacitive sensing amplifier (CSA) and a dynamic latch comparator to achieve parasitic capacitance-insensitive operation. The CSA adopts a correlated double sampling (CDS) technique to reduce flicker (1/f) noise to achieve low-noise characteristics. The SAR algorithm is implemented in dual operating mode, using an 8-bit coarse programmable capacitor array in the capacitance-domain and an 8-bit R-2R digital-to-analog converter (DAC) in the charge-domain. The proposed CDC achieves a wide input capacitance range of 29.4 pF and a high resolution of 0.449 fF. The CDC is fabricated in a $0.18-{\mu}m$ 1P6M complementary metal-oxide-semiconductor (CMOS) process with an active area of 0.55 mm2. The total power consumption of the CDC is $86.4{\mu}W$ with a 1.8-V supply. The SAR CDC achieves a measured 11.49-bit resolution within a conversion time of 1.025 ms and an energy-efficiency FoM of 31.6 pJ/step.

PMOSFET의 채널 길이에 따른 NBTI 스트레스와 CHC 스트레스의 신뢰성 특성 비교 분석 (Comparative Analysis of Channel Length Dependence of NBTI and CHC Characteristics in PMOSFETs)

  • 유재남;권성규;신종관;오선호;;장성용;송형섭;이가원;이희덕
    • 한국전기전자재료학회논문지
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    • 제27권7호
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    • pp.438-442
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    • 2014
  • Channel length dependence of NBTI (negative bias temperature instablilty) and CHC (channel hot carrier) characteristics in PMOSFET is studied. It has been considered that HC lifetime of PMOSFET is larger than NBTI lifetime. However, it is shown that CHC degradation is greater than NBTI degradation for PMOSFET with short channel length. 1/f noise and charge pumping measurement are used for analysis of these degradations.