• 한국통신학회논문지
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• 제33권5C호
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• pp.395-402
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• 2008

본 논문에서는 무선 통신 분야의 WLAN/WMAN 시스템에 집적화할 수 있도록 I/Q 채널 12비트 40MS/s 파이프라인 아날로그-디지털 변환기를 제안하였다. 제안하는 A/D 변환기는 높아진 동작 속도와 CMOS 소자의 최소 선폭이 작아지며 생기는 듀티 사이클의 변화를 보정해 줄 수 있는 DLL 기반의 듀티 사이클 보정 회로를 집적화 하였다. 입력 듀티 사이클이 1%에서 99%까지 변동이 있어도 정확한 50%의 듀티 사이클을 가진 신호로 보정 가능하도록 설계하였다. 제작된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정으로 제작되었으며, 전력 소모는 1.8V 전원 전압에서 184mW이다. 샘플링 및 입력 주파수가 각각 20MHz, 1MHz 일 때 52dB의 SNDR과 59dBc의 SFDR을 나타내었다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.22-28
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• 2008

본 논문은 SOC 응용을 위한 효율적인 8비트 AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 구조는 2개의 수정된 4 비트 플래시 AD 변환기로 구성되었고, 그것은 기존의 플래시 AD 변환기 보다 더 효율적인 구조를 가지고 있다. 이것은 입력신호에 연결된 저항들의 일정 범위를 예측하고 초기 예측을 기반으로 입력신호에 가까운 위치를 정한다. 입력신호의 예측은 전압예측기에 의하여 가능하다. 4비트 해상도를 가진 경우 수정된 플래시 AD 변환기는 단지 6개의 비교기가 필요하다. 그러므로 8비트 AD 변환기는 12개의 비교기와 32개의 저항을 사용한다. 이 AD 변환기의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 저항의 수가 줄어들기 때문에 다이의 면적의 소모를 현저하게 줄일 수 있다. 이것은 반 플래시 AD 변환기보다 더 적은 비교기를 사용한다, 본 논문에서 구현한 회로들은 LT SPICE 컴퓨터 소프트웨어 툴을 이용하여 시뮬레이션 하였다.

• 융합정보논문지
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• 제11권9호
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• pp.124-129
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• 2021

본 연구는 시간-보간법을 적용한 FLASH analog-to-digital converter (ADC)에 관한 것이다. 시간-보간법은 기존의 FLASH ADC에서 요구되는 전압영역 비교기의 개수를 줄일 수 있으며 이 따른 전력 소모 및 칩 면적의 절약을 기대할 수 있다. 본 연구에서는 5-bit, 즉 31개의 양자화 레벨을 갖는 ADC를 설계 및 구현하였으며, 16개의 양자화 레벨은 기존의 전압영역 비교기 방식을 유지하고, 나머지 15개의 양자화 레벨은 시간영역 비교기를 통하여 처리되도록 구성하여, 기존 5-bit FLASH ADC 대비 전압영역 비교기의 숫자를 48.4% 줄일 수 있었다. 시제품은 14 nm Fin Field-effect transistor (FinFET) 공정으로 제작되었으며 구현면적은 0.0024 mm², 전력소모는 0.8 V 전원전압에서 0.82 mW로 측정되었으며, 400 MS/s의 변환속도 21 MHz 정현파 입력에 대하여 ADC는 28.03 dB의 신호-대-잡음비 (SNDR), 즉 4.36 유효비트(ENOB)의 성능을 보였다.

• 한국통신학회논문지
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• 제28권11C호
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• pp.1152-1160
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• 2003

본 논문에서는 다양한 해상도의 신호 입력을 지원하는 고품위급 모니터의 디지털 신호처리 회로를 제안한다. 기존의 디지털 회로에서 ADC(Analog to Digital Convertor)와 VDP(Video Display Processor)로부터 발생하는 내부 디지털 PLL(Phase-locked Loop)의 낮은 성능과 IC의 내부 편차문제, 모듈간의 상이한 전압 차이 때문에, 다양한 입력 신호에서 안정된 동기신호 처리를 할 수 없는 문제가 있었다. 이를 해결하기 위해서 다양한 해상도의 신호 입력으로부터 동기 신호들의 규칙성을 이용하여 동기 신호를 관리하면서 시스템의 간섭을 최소화하는 동기신호 최적화 기법을 제안하였다. 제안한 방법을 적용한 결과 다양한 해상도에서 안정적으로 동기신호를 처리함으로써 여러 모드의 입력신호에 대응할 수 있었다.

• 치과방사선
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• 제22권1호
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• pp.117-127
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• 1992

This investigation was performed to test the readability of the video based digital radiography, that can be applied clinically, compared with the periapical radiograph. The experiments were performed with IBM-PC/AT compatible, video camera and ADC (analog-digital converter). And spatial resolution was 512 X 480 with 256 (8 bit) gray levels. The radiographs obtained by using variable steps of exposure time were digitized. and then the digital images were analyzed. The obtained results were as follows: 1. There was no remarkable difference in readability between the radiographs and their digital images. However, under over exposure the digital images were superior to the radiographs in readability and vice versa. 2. As the exposure time was increased, the gray level of the digital image was decreased proportionally. 3. The correlation beween the regions of interest and the aluminum step wedges were relatively close; R=0.9965 (p <0.001).

• 한국정보통신학회논문지
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• 제11권9호
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• pp.1709-1716
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• 2007

본 논문에서는 고속 동작을 위한 다중 SHA(sample and hold amplifier) 구조의 파이프라인 A/D 변환기(analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 하는 다중 SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 $0.52LSB{\sim}-0.50LSB,\;0.80LSB{\sim}-0.76LSB$의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point 대한 FFT를 수행한 결과 SNR이 약 66dB로 10.7비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32mW로 측정되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권2호
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• pp.85-90
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• 2009

This paper presents a single supply PLC SoC ASIC with a built-in analog Front-end circuit. To achieve the low power consumption along with low cost, this PLC SoC employs fully CMOS Analog Front End (AFE) and several LDO regulators (LDOs) to provide the internal power for Logic Core, DAC and Input/output Pad driver. The receiver part of the AFE consists of Pre-amplifier, Gain Amplifier and 1 bit Comparator. The transmitter part of the AFE consists of 10 bit Digital Analog Converter and Line Driver. This SoC is implemented with 0.18 ${\mu}m$ 1 Poly 5 Metal CMOS Process. The single supply voltage is 3.3 V and the internal powers are provided using LDOs. The total power consumption is below 30 mA at stand-by mode to meet the Eco-Design requirement. The die size is 3.2 $\times$ 2.8 $mm^{2}$.

• 한국통신학회논문지
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• 제23권5호
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• pp.1349-1359
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• 1998

본 논문에서는 디지털 FM 스테레오 합성 신호 발생기(FM stereo composite signal generator)의 구현 결과를 제시하였다. 직접 디지털 주파수 합성기(DDFS)를 응용하여 단일 칩으로 디지털화 하였으며, $1.0\mu\textrm{m}$ CMOS 게이트­어레이 기술로 구현하였다. 설계 결과는 시뮬레이션을 통해 신호 발생 과정을 검증하였고, 디지털 칩을 실장한 평가용 인쇄회로기판을 제작하여 신호 발생 값을 비교 분석하였다. 측정 결과 디지털-아날로그 변환기의 비트 수가 12비트일 때 신호 대 잡음비가 74dB가 측정되었으며, 이는 아날로그 회로보다 14dB 더 우수한 것이다. 범용 스테레오 입출력으로 16비트 디지털-아날로그 변환기를 사용할 경우 아날로그 방식보다 훨씬 우수한 스펙트럼 순수도를 얻을 수 있을 것으로 기대한다. 디지털 FM 스테레오 합성 신호 발생기는 신호 대 잡음비, 정확도, 튜닝 안정성,그리고 집적도측면에서 기존의 아날로그회로보다 우수한 특성을 보인다.

• 센서학회지
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• 제27권2호
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• pp.93-98
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• 2018

In this paper, an energy-efficient 11.49-bit successive approximation register (SAR) capacitance-to-digital converter (CDC) for capacitive sensors with a figure of merit (FoM) of 31.6 pJ/conversion-step is presented. The CDC employs a SAR algorithm to obtain low power consumption and a simplified structure. The proposed circuit uses a capacitive sensing amplifier (CSA) and a dynamic latch comparator to achieve parasitic capacitance-insensitive operation. The CSA adopts a correlated double sampling (CDS) technique to reduce flicker (1/f) noise to achieve low-noise characteristics. The SAR algorithm is implemented in dual operating mode, using an 8-bit coarse programmable capacitor array in the capacitance-domain and an 8-bit R-2R digital-to-analog converter (DAC) in the charge-domain. The proposed CDC achieves a wide input capacitance range of 29.4 pF and a high resolution of 0.449 fF. The CDC is fabricated in a $0.18-{\mu}m$ 1P6M complementary metal-oxide-semiconductor (CMOS) process with an active area of 0.55 mm2. The total power consumption of the CDC is $86.4{\mu}W$ with a 1.8-V supply. The SAR CDC achieves a measured 11.49-bit resolution within a conversion time of 1.025 ms and an energy-efficiency FoM of 31.6 pJ/step.

• 대한전자공학회논문지TC
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• 제42권11호
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• pp.61-66
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• 2005

본 논문은 WLAN에 이용되는 상위 6비트 온도계 코드의 전류원 셀 매트릭스와 중간 2비트 온도계 코드의 전류원, 그리고 하위 2비트 이진 가중치 코드의 서브 블록으로 구성된 10비트 210MHz의 CMOS 전류구동 디지털-아날로그 데이터 변환기(DAC)을 설계하였다. 제안된 새로운 글리치 억제회로는 입력된 신호의 교차되는 위치를 조절함으로써, 글리치 에너지를 최소화하도록 설계하였다. 또한 제안된 10비트 DAC는 CMOS $0.35{\mu}m$ 2-poly 4-metal 공정을 이용하여 설계하였으며, 유효 칩 면적은 5mm2이다. 제안된 10비트 DAC 칩의 측정결과, 변환속도는 210MHz, DNL/INL은 각각 ${\pm}0.7LSB/{\pm}1.1LSB$이며, 글리치 에너지는 $76pV{\cdot}sec$이고, SNR은 50dB, SFDR은 53dB((a)200MHz), 전력소비는 83mW((a)3.3V)로 측정되었다.