• 한국정보통신학회논문지
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• 제18권2호
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• pp.408-414
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• 2014

본 논문에서는 125 MHz 목표 주파수의 51-위상 출력 클록을 가지는 전하 펌프 위상 고정 루프(PLL)를 제안한다. 제안된 위상 고정 루프는 51-위상 클록을 출력하면서 최대 동작 주파수를 확보하기 위해 세 개의 전압 제어 발진기(VCO)를 사용한다. 17 단의 지연 소자는 각각의 전압 제어 발진기를 구성하며, 51-위상 클록 사이의 위상 오차를 줄이는 저항 평준화 구조는 세 개의 전압 제어 발진기를 결합시킨다. 제안된 위상 고정 루프는 공급전압 1.0 V의 65 nm 1-poly 9-metal CMOS 공정을 사용한다. 동작 주파수 125 MHz에서 시뮬레이션된 출력 클록의 peak-to-peak 지터는 0.82 ps이다. 51-위상 출력 클록의 차동 비선형성(DNL)과 적분 비선형성(INL)은 각각 -0.013/+0.012 LSB와 -0.033/+0.041 LSB이다. 동작 주파수 범위는 15 ~ 210 MHz이다. 구현된 위상 고정 루프의 면적과 전력 소모는 각각 $580{\times}160{\mu}m^2$과 3.48 mW이다.

• 한국정보통신학회논문지
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• 제11권9호
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• pp.1709-1716
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• 2007

본 논문에서는 고속 동작을 위한 다중 SHA(sample and hold amplifier) 구조의 파이프라인 A/D 변환기(analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 하는 다중 SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 $0.52LSB{\sim}-0.50LSB,\;0.80LSB{\sim}-0.76LSB$의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point 대한 FFT를 수행한 결과 SNR이 약 66dB로 10.7비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32mW로 측정되었다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1058-1063
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• 2020

본 논문은 생체 신호 및 센서 신호 처리를 위하여 저전력으로 동작하는 12비트 SAR A/D 변환기를 제안한다. 기존의 SAR A/D 변환기의 전력소모를 줄이고자, 동적 전류를 감소시켜 전체 전력 소모를 감소시켰다. 동적 전류를 감소시키기 위해서 C-DAC 비트 스위치를 동작시키는 샘플링 시간을 클럭 생성기의 샘플링 시간과 다르게 인가하였다. 추가적으로 SAR A/D 변환기의 전체 전력소모 중 70%를 차지하는 디지털 블록의 공급전압을 0.6V로 낮춰 설계하였다. 제안하는 SAR A/D 변환기는 CMOS 65nm 공정 1-poly 6-metal을 사용하여 설계하였으며, 1.2V의 공급전압으로 동작하며, ENOB는 10.1 비트, INL/DNL은 ±0.5LSB/±1.2LSB이며, 전체 전력소모는 31.2uW이고 FoM은 2.8fJ/step 이다.

• 대한교통학회지
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• 제20권3호
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• pp.149-158
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• 2002

동적 통행배정모형에서 주로 사용되는 링크 통행비용함수가 현실상황을 제대로 표현하지 못함에 따라, 최근 교통류의 특성을 현실적으로 묘사할 수 있는 여러 형태의 교통류모형(Traffic model)들이 제시되고 있다. 현재까지 개발된 모형들을 차량의 동적 움직임을 표현하는 가장 특징적인 요소인 교통류 전파(flow propagation) 과정에 따라 구분하면 교통량-통행시간(Flow-travel time)간의 관계를 명시적인 함수 형태로 사용하는 경우 (Functional approach)와 Cell transmission model이나 개별차량 또는 몇 개의 차량을 1개의 그룹으로 묶은 미시적인 패킷(package)에 기초한 시뮬레이션 형태로 표현하는 경우로(Non-functional approach) 나눌 수 있다. 그러나 함수형태의 비용함수는 여러 연구에서 실제 차량의 행태를 묘사하는 데에는 한계가 있음을 보여주고 있다. 따라서, 본 연구에서는 차량의 통행시간을 패킷기초의 시뮬레이션으로 묘사하는 기법을 개발하는 데, 수직형 대기행렬모형(Vertical queue model 또는 Point Queue model)으로 개발한다. 개발된 모형의 동적 교통류 표현능력을 검토하기 위하여 교통류의 전파를 시간 종속적으로 재현하는 시뮬레이션 부하기법(Simulation loading algorithm)을 개발하고 개발된 모형을 상용 프로그램과 비교한다. 본 연구에서는 교통류의 기본 변수인 교통량-속도-밀도간의 관계와 통행시간간의 관계를 살펴본다. 분석결과, 미시적모형에 비해 상대적으로 간단한 전파규칙(propagation rule)을 사용함에도 불구하고 현실적인 교통류에서 나타나는 중요한 특성들을 모두 확인할 수 있었다.FA비율에 있어서 D$_2$, D$_3$, D$_{6}$이 D$_1$에 비해 유의적으로 높게 나타났지만 D$_1$, D$_4$, D$_{5}$, D$_{7}$, 실험구간 그리고 D$_2$-D$_{7}$, 실험구간 사이에서는 각각 유의적인 차이가 없었다(P<0.05). DHA/EPA의 비율에 있어서 D$_{7}$이 유의적으로 높았으며, D$_{5}$가 유의적으로 낮았다(P<0.05). 상기의 결과를 토대로, 성장과 전어체내 지방산조성에 있어서 뱀장어 치어의 사료내 EPA와 DHA의 첨가효과 미약한 것으로 판단되며, 사료내 LNA (n-3)와 LA(n-6) HUFA을 각각 0.35%, 0.65% 첨가했을 때 WG, SGR, FE, PER이 가장 높았으나, 이전의 실험(Takeuchi, 1980)과 동일한 수준인 n-3와 n-6를 각각 0.5%씩 첨가한 실험구와는 유의적인 차이를 보이지 않았다. 이렇게 볼 때, 뱀장어 치어의 필수지방산은 LNA (n-3), LA (n-6)이고, 그 적정수준은 각각 0.35-0.5%, 0.5-0.65%임을 보여준다.George W, Bush)가 새로운 지도자로 취임하여 얼마 되지 않은 2001년 9월 11일 사상 초유로 본토에서 알 카에다 테러리스트 조직에 의해 공격받게 되었다. 뉴욕의 세계무역센터 빌딩 2개가 완전히 붕괴되고, 펜타곤에 민간 여객기가 충돌하여 많은 사람이 살상 당하고, 전체적으로 세계 80여 개국으로부터의 6천여 명이 살상되었다. 전 세계와 미국은

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.201-204
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• 2000

In this paper, an A/D converter is implemented to obtain 8bit resolution at a conversion rate of 10Msample/s. This architecture is proposed using the 2-step architecture for high speed conversion rate. It is consisted of sample/hold circuit, low power comparator, voltage reference circuit and DAC of binary weighted capacitor array. Proposed A/D converter is designed using 0.2$\mu\textrm{m}$ CMOS technology. The SNR is 45.3dB at a sampling rate of 10MHz with 1.95MHz sine input signal. When an 8bit 10Msample/s A/D converter is simulated, the Differential Nonlinearity / Integral Nonlinearity (DNL/ INL) error are ${\pm}$1 / ${\pm}$2 LSB, respectively. The power consumption is 13㎽ at single +2.5V supply voltage.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.569-572
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• 2004

This paper presents a 12-Bit 250MHz CMOS current-mode Digital to Analog Converter(DAC) with current scalers and dividers. It consist of 4 MSB current scaler, 4 MLSB current divider, and 4 LSB current divider. The simulation results show a conversion rate of 250MHz, DNL/INL of ${\pm}5LSB/{\pm}7LSB$, die area of $0.55mm^2$ and Power dissipation of 27mW at 3.3V

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.363-369
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• 2017

Phase-change random access memory (PRAM) has been emerged as a potential memory due to its excellent scalability, non-volatility, and random accessibility. But, as the cell current is reducing due to cell size scaling, the read-sensing window margin is also decreasing due to increased variation of cell performance distribution, resulting in a substantial loss of yield. To cope with this problem, a novel adaptive read-sensing reference current generation scheme is proposed, whose trimming range and resolution are adaptively controlled depending on process conditions. Performance evaluation in a 58-nm CMOS process indicated that the proposed read-sensing reference current scheme allowed the integral nonlinearity (INL) to be improved from 10.3 LSB to 2.14 LSB (79% reduction), and the differential nonlinearity (DNL) from 2.29 LSB to 0.94 LSB (59% reduction).

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.715-718
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• 1998

본 논문에서는 시분할 구조와 1.5bit 디지털 에러보상을 사용하여 작은 면적을 갖는 저 전압, 저전력 10bit 1㎒ 사이클릭 A/D 변환기를 제안하였다. 제안된 사이클릭 A/D 변환기는 시분할 구조를 사용함으로서 변환속도의 향상과 저 전력 특성을 가질 수 있었으며 1.5bit 디지털 에러 보상을 사용함으로서 10bit의 고해상도와 저 전력 특성을 구현할 수 있었다. 제안된 사이클릭 A/D 변환기는 0.6㎛ CMOS Nwell 공정 parameter로 simulation 하였으며 layout 결과 칩면적은 1.1㎜×0.8㎜ 이며 이는 비슷한 성능을 갖는 다른 A/D 변환기에 비하여 매우 작은 크기이다. 제안된 사이클릭 A/D 변환기는 3V의 전원전압에 1.6㎽의 전력소모를 갖는다. Matlab simulation 결과 INL, DNL은 각각 0.6LSB, 0.7LSB 이하의 값을 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.691-694
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• 1998

This paper describes a 6-b 400 MSPS CMOS folding and interpolating(F&I) ADC. To overcome the delay difference of an MSB part and an LSB part in a typical F&I ADC the ADC is composed of only one LSB part and to alleviate the offset voltage of comparators in the LSB part preamplifiers are used in front of the comparators. This paper analyzes a folder and presents a design procedure of the folder. The ADC has the DNL of 0.3 LSB and the INL of 0.6 LSB and consumes the power of 120mW $$ 3 V. The ADC is designed in a 0.6 $\mu\textrm{m}$ CMOS process.

• 한국음향학회지
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• 제17권7호
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• pp.74-78
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• 1998

본 논문에서는 고속의 변환속도를 갖는 파이프라인드 방식과 저전력 특성을 갖는 축차 비교 방식 구조를 혼용하여 고속, 저전력 아날로그-디지털 변환기를 설계하였다. 제안 된 구조는 축차 비교 방식의 변환에서 비교기를 파이프라인드 구조로 연결하여 홀드된 주기 에 비교기의 기준 전위를 전 비교기의 출력값에 의해 변환하도록 하여 고속 동작이 가능하 도록 하였다. 제안된 구조에 의해 8비트 아날로그 디지털 변환기를 0.8㎛ CMOS공정으로 HSPICE를 이용하여 시뮬레이션한 결과, INL/DNL은 각각 ±0.5/±1이었으며, 100kHz 사인 입력 신호를 10MS/s로 샘플링 하여 DFT측정 결과 SNR은 41dB를 얻을 수 있었다. 10MS/s의 변환 속도에서 전력 소모는 4.14mW로 측정되었다.