• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2006년도 하계종합학술대회
• /
• pp.505-506
• /
• 2006

In this paper, the linearization technique for CMOS low-noise amplifier (LNA) using the derivative superposition method through the multiple gated transistors configuration is presented. LNA based on 0.13um RF CMOS process has been implemented with a modified cascode configuration using multiple gated common source transistors to fulfill a high linearity. Compared with a conventional cascode type LNA, the third order input intercept point (IIP3) per DC power consumption (IIP3/DC) is improved by 3.85 dB. The LNA achieved 2.5-dBm IIP3 with 13.4-dB gain, 3.6 dB NF at 2.4 GHz consuming 8.56 mA from a 1.5-V supply.

• 전기전자학회논문지
• /
• 제12권1호
• /
• pp.1-7
• /
• 2008

최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다.

• 대한전자공학회논문지SD
• /
• 제46권5호
• /
• pp.9-14
• /
• 2009

표준 CMOS 공정을 이용한 CMOS 게이트 산화막 안티퓨즈의 새로운 OTP 단위 비트 구조를 제안하였다. 제안된 OTP 단위 비트는 NMOS 게이트 산화막 안티퓨즈를 포함한 3개의 트랜지스터와 인버터 타입 자체 센스 엠프를 포함하고 있다. 그럼에도 불구하고, 레이아웃 면적은 기존 구조와 비슷한 $22{\mu}m^2$이다. 또한, 제안된 OTT 단위 비트는 구조적 특징상 고전압 차단스위치 트랜지스터와 저항과 같은 고전압 차단 요소를 사용하지 않기 때문에, 프로그램 시간은 기존 구조보다 개선된 3.6msec이다. 그리고 제안된 OTP 단위 비트를 포함하는 OTP array는 센스 엠프가 단위 비트마다 집적되어 있기 때문에 기존 OTP array에서 사용된 센스 엠프와 바이어스 생성 회로가 필요 없다.

• 한국전자파학회논문지
• /
• 제22권2호
• /
• pp.199-207
• /
• 2011

0.25 um SiGe BiCMOS 공정을 이용하여 Ku-대역 저잡음 증폭기가 설계 및 제작되었다. 개발된 Ku-대역 저잡음 증폭기는 BiCMOS 공정의 HBT 소자를 이용하여 설계되었으며, 9~14 GHz 대역에서 2.05 dB 이하의 잡음 지수 특성과 19 dB 이상의 이득 특성을 가지고 있다. 제조 공정과 관련되어 제공된 PDK의 부정확성 및 부족한 인덕터 라이브러리를 보완하기 위하여 p-tap 값 최적화와 인덕터의 EM 시뮬레이션 기법 등을 활용하였다. 총 2회의 제작 공정을 수행하였으며, 최종 제작된 Ku-대역 저잡음 증폭기는 $0.65\;mm{\times}0.55\;mm$의 크기로 구현되었다. 특히 최종 제작된 저잡음 증폭기의 레이아웃에서 입/출력 RF Pad와 Bias Pad 등을 제외하고 약 $0.4\;mm{\times}0.4\;mm$ 정도의 크기를 갖도록 조정되어 다기능 RFIC의 증폭단으로 활용되었다.

• 대한전자공학회논문지SD
• /
• 제40권6호
• /
• pp.447-458
• /
• 2003

고속동작을 하는 곱셈기는 DSP의 기본 블록 설계에 있어서 필수적이다. 전형적으로 신호처리분야에 있어서 반복 알고리듬은 다량의 곱셈연산을 필요로 하고, 이 곱셈연산을 첨가하고 실행하는데 사용된다. 본 논문은 32×32-b RST를 적용한 병렬 구조 곱셈기의 매크로 블록을 제시한다. Tree part의 속도를 향상시키기 위해 변형된 부분곱 발생 방법이 구조레벨에서 고안되었다. 이것은 4 레벨을 압축된 3 레벨로 줄였고, 4-2 압축기를 사용한 월리스 트리 구조에서도 지연시간을 감소시켰다. 또한, tree part가 CSA tree를 생성하기 위한 4개의 모듈러 블록과 결합이 되게 하였다. 그러므로 곱셈기 구조는 부스 셀렉터, 압축기, 새로운 부분곱 발생기(MPPG : Modified Partial Product Generator)로 구성된 같은 모듈에 규칙적으로 레이아웃 될 수 있다. 회로레벨에서 적은 트랜지스터 수와 엔코더로 구성된 새로운 부스 셀렉터가 제안되었다. 부스셀렉터에서의 트랜지스터 수의 감소는 전체 트랜지스터 수에 큰 영향을 끼친다. 설계된 셀렉터에는 9개의 PTL(Pass Transistor Logic)을 사용한다. 이것은 일반적인 트랜지스터 수의 감소와 비교했을 때 50% 줄인 것이다. 단일폴리, 5중금속, 2.5V, 0.25㎛ CMOS공정을 사용하여 설계하고, Hspice와 Epic으로 검증하였다. 지연시간은 4.2㎱, 평균 전력소모는1.81㎽/㎒이다. 이 결과들은 발표된 성능이 우수한 일반적인 곱셈기보다도 성능이 우수하다.

• 한국음향학회지
• /
• 제18권2호
• /
• pp.53-60
• /
• 1999

본 논문에서는 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀을 이용한 새로운 구조의 CMOS IADC(Current-mode Analog-to-Digital Convener)를 제안한다. 전체적인 IADC의 선형성 향상을 위하여 CFT(Clock Feedthrough)가 제거된 9-비트 해상도 CSH를 설계하여 각 비트 셀 전단에 배치하였다. 제안한 IADC를 구성하는 비트 셀은 2개의 래치 CCMP를 사용하기 때문에 디지털 교정 로직이 간소화되고 소비전력이 감소된다. 또한 IADC를 구성하는 모든 블록들의 회로는 MOS 트랜지스터로만 설계되었기 때문에 혼성모드 집적화에 유리하다. 제안한 IADC를 현대 0.8 ㎛ CMOS 파라미터로 HSPICE 시뮬레이션 결과, 20Ms/s에서 100 ㎑의 입력 신호에 대한 SNR은 43 dB로 7-비트의 해상도를 만족하였고 27 ㎽의 소비전력 특성을 나타냈다.

• 전자공학회논문지C
• /
• 제36C권11호
• /
• pp.29-34
• /
• 1999

본 논문에서는 CMOS 대역통과 필터의 주파수 자동 동조를 위하여 새로운 구조를 가지는 전류비교형 주파수 자동동조 회로를 설계하였다. 설계된 주파수 자동 동조 회로는 전류비교기와 Charge pump만으로 구성된 매우 간단한 구조를 이루고 있어서 기존 회로들에 비하여 그 크기가 매우 적어질 수 있으며 3V의 저전압으로 동작할 수 있다. 제안된 동조회로는 만약 트랜스컨덕터의 동작 전류가 변동 시에 설계사양에 의하여 미리 설정된 기준 전류와 비교되어 그 차를 피이드백하여 변동값을 자동적으로 보상할 수 있다. 중간주파수 f/sub o/=60㎒인 광대역 biquad 대역통과 필터를 CMOS 0.8um 파라메터를 이용하여 설계하고 트랜지스터의 크기 변동에 따른 필터의 중심주파수의 변화 특성을 HSPICE로 시뮬레이션 한 결과, 제안된 전류비교형자동동조 회로의 동조 동작특성을 확인할 수 있었다.

• 센서학회지
• /
• 제10권2호
• /
• pp.91-100
• /
• 2001

CMOS 공정기술을 이용하여 물체의 윤곽검출을 위한 픽셀수 $8{\times}8$의 방사형 구조 시각칩을 설계 및 제조하였다. 일반적으로 시각칩은 광입력의 센싱, 물체의 윤곽검출과 움직임 검출 등을 수행하며 본 연구에서는 물체의 윤곽검출에 중점을 두었다. 방사형 구조의 픽셀 분포는 시각칩이 중심부분으로 갈수록 높은 해상도를 가지게 하며, 이러한 구조는 선택적인 영상데이터의 감소를 가능하게 한다. 또한 윤곽검출을 위한 시각칩에서는 처음으로 적용된 구조이다. 방사형 구조를 형성하는 원주들 사이의 픽셀의 크기차이 때문에 출력전류를 보정해 줄 수 있는 메커니즘이 필요하게 되며, 본 연구에서는 이를 위해 MOS 트랜지스터의 채널의 폭을 스케일링하는 방법을 사용하였다. 설계된 칩은 $1.5{\mu}m$ single-poly double-metal 표준 CMOS 공정기술을 이용하여 제조되었다.

• 대한전자공학회논문지SD
• /
• 제46권6호
• /
• pp.48-51
• /
• 2009

20 GHz 이하의 주파수 범위에서 저잡음 증폭기의 성능지수를 최대화하기 위해 65 nm RF CMOS 기술을 이용하여 제작된 입력 트랜지스터의 바이어스 전압과 폭을 최적화하였다. 만일 13 GHz 보다 동작 주파수가 높을 경우, 보다 높은 이득을 확보하기 위해 2단 증폭기의 적용이 필요하였다. 또한 5 GHz 보다 낮을 경우, 제한된 범위 내에서의 전력소모를 제어하기 위해, 입력 트랜지스터의 게이트와 소스사이의 추가적인 커패시터를 삽입하였다. 본 논문은 20 GHz 이하에서 동작하는 1단 LNA의 전반적인 성능을 검토하였고, 본 접근법은 다른 CMOS LNA 설계 기술에 적용가능하다.

• 전기전자학회논문지
• /
• 제7권2호
• /
• pp.172-180
• /
• 2003

CMOS RF IC에서 중요한 문제가 되는 입력 노드에의 기생 커패시턴스 추가 문제를 줄이기 위해, 2차원 소자 시뮬레이션 결과 및 그에 따른 분석을 기반으로, 표준 CMOS 공정에서 쉽게 제작 가능한 pnpn 싸이리스터 구조의 ESD 보호용 소자를 제안한다. 제안된 소자의 DC 항복특성을 일반적으로 사용되고 있는 보호용 NMOS 트랜지스터 경우와 비교 분석하여 제안된 소자를 사용하였을 경우의 이점을 입증한다. 시뮬레이션을 통해 제안된 소자에 의한 특성 향상을 보이고 이와 관련된 미케니즘들에 대해 설명한다. 또한 제안된 소자의 최적 구조를 정의하기 위해 소자구조에 따른 특성변화를 조사한다. ESD 보호용으로 제안된 소자를 사용할 경우 추가되는 기생 커패시턴스의 감소 정도를 보이기 위해 AC 시뮬레이션 결과도 소개한다. 본 논문의 분석 결과는, CMOS RF IC에서 ESD 보호용으로 제안된 소자를 사용할 경우 NMOS 트랜지스터를 사용할 경우와 대비, 동일한 ESD 강도를 유지하면서 입력노드에 추가되는 커패시턴스의 양을 1/40 정도로 줄일 수 있는 가능성을 보여준다.