• 한국정보통신학회논문지
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• 제10권10호
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• pp.1804-1809
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• 2006

본 고에서는 디지털 회로의 저 전력소모의 설계와 구현에 관련된 디지털 전대역 회로 설계를 통해서 전반적인 전력 소모의 방법론과 이의 특성을 고찰하고자 한다. 디지털 집적회로의 설계는 광대하고 복잡한 영역이기에 우리는 이를 저전력 소모의 전반적인 회로 설계에 한정할 필요가 있다. 여기에는 로직회로의 합성과, 디지털 전대역 회로설계에 포함되어 있는 입력 clock 버퍼, 레치, 전압 Regulator, 그리고 케페시턴스와 전압기가 0.12 마이크론의 기술로 0.9V의 전압과 함께 쓰여져서 동적 그리고 정적 에너지 소모와 압력, 가속, Junction temperature 등을 모니터 할 수 있게 되어 있다.

• 한국정보통신학회논문지
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• 제9권2호
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• pp.301-306
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• 2005

본 논문에서는 gain-boosting 회로를 이용하여 전류 미스매치를 줄일 수 있는 전하펌프와 전압제어 저항기를 사용하여 선형성이 우수한 래치 구조의 전압제어발생기를 제안하여 위상고정루프를 설계하였다. Cain-boosting 전하펌프를 사용한 위상고정루프는 루프필터 출력 전압 구간에서 11$mu$V(최대 43$mu$V, 최소 32$mu$V)의 전압 흔들림 차이를 나타내었다. 전압제어저항기를 이용한 전압제어발진기는 입력전압 동작 구간에서 우수한 선형성을 나타내었다. 또한 제작된 전압제어발진기의 위상 잡음 특성은 -1084Bc/Hz(a)100kHz이며 CMOS 공정으로 만들어진 LC 전압제어발진기와 비슷한 성능을 가진다. 0.35$mu$m CMOS 공정으로 시뮬레이션 하였으며 록킹 시간은 150$mu$s이다.

• 한국정보전자통신기술학회논문지
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• 제11권2호
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• pp.189-194
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• 2018

현재 대부분의 집적회로는 bulk CMOS 기술을 사용해서 제작되고 있으나 전력 소모를 낮추고 die 크기를 줄이기에는 한계점에 도달해있다. 이러한 어려움을 획기적으로 극복할 수 있는 초저전력 기술로서 SOI CMOS 기술이 최근에 크게 각광을 받고 있다. 본 논문에서는 100 nm Thin SOI 기판 위에 제작된 n-채널 MOSFET 소자들의 열전자 효과들의 온도 의존성에 관한 연구 결과들이 논의되었다. 소자들이 LDD 구조를 갖고 있음에도 불구하고 열전자 효과들이 예상보다 더 심각한 것으로 나타났는데, 이는 채널과 기판 접지 사이의 직렬 저항이 크기 때문인 것으로 믿어졌다. 온도가 높을수록 채널에서의 phonon scattering의 증가와 함께 열전자 효과는 감소하였는데, 이는 phonon scattering의 증가는 결과적으로 열전자의 생성을 감소시켰기 때문인 것으로 판단된다.

• Transactions on Electrical and Electronic Materials
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• 제17권5호
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• pp.280-288
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• 2016

Microelectronic product consumers may already be expecting another paradigm shift with smarter phones over smart phones, but the current status of microelectronic manufacturing engineering education (MMEE) in universities hardly makes up the pace for such a fast moving technology paradigm shift. The purpose of MMEE is to educate four-year university graduates to work in the microelectronics industry with up-to-date knowledge and self-motivation. In this paper, we present a comprehensive curriculum for a four-year university degree program in the area of microelectronics manufacturing. Three hands-on experienced-based courses are proposed, along with a methodology for undergraduate students to acquire hands-on experience, towards integrated circuits (ICs) design, fabrication and packaging, are presented in consideration of manufacturing engineering education. Semiconductor device and circuit design course for junior level is designed to cover how designed circuits progress to micro-fabrication by practicing full customization of the layout of digital circuits. Hands-on experienced-based semiconductor fabrication courses are composed to enhance students’ motivation to participate in self-motivated semiconductor fab activities by performing a series of collaborations. Finally, the Microelectronics Packaging course provides greater possibilities of mastered skillsets in the area of microelectronics manufacturing with the fabrication of printed circuit boards (PCBs) and board level assembly for microprocessor applications. The evaluation of the presented comprehensive curriculum was performed with a students’ survey. All the students responded with “Strongly Agree” or “Agree” for the manufacturing related courses. Through the development and application of the presented curriculum for the past six years, we are convinced that students’ confidence in obtaining their desired jobs or choosing higher degrees in the area of microelectronics manufacturing was increased. We confirmed that the hypothesis on the inclusion of handson experience-based courses for MMEE is beneficial to enhancing the motivation for learning.

• 대한전자공학회논문지SD
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• 제41권12호
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• pp.59-65
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• 2004

적외선 소자로부터 생성되는 신호의 잡음 특성의 향상, 즉 좋은 영상을 얻기 위해서 적외선 영상신호 취득회로(ROIC)에서는 안정적인 기준 전압원이 필요하다. 본 논문은 극저온인 77K에서 동작하는 적외선 영상신호 취득회로(readout integrated circuit)를 위한 밴드갭 회로를 처음으로 제작한 후 측정, 평가하여 그 실용 가능성을 입증하고 있다. 밴드갭 회로는 대표적인 전압 기준회로로서 기존에 발표된 대부분의 밴드갭 회로는 실온에서 동작하는 것이며, 액체질소 온도 77K에서는 그 특성이 적합하지 않다. 본 논문에서는 극저온에서 동작하는 밴드갭 회로 설계를 위하여, 그에 맞는 회로를 선택하여 온도변화에 따른 사용되는 소자들의 파라미터에 대한 이론정립을 통한 그것의 특성을 살펴보고, 이러한 특성들을 고려하여 저온동작에 적합도록 하였다. 이 회로는 Hynix 0.6um standard CMOS 공정을 통해서 제작되었으며, 측정된 출력전압($V_{out}$)은 60K에서 110K까지 1.0396$\pm$0.0015V로서 기존의 실온에 동작하던 밴드갭 회로보다 더 높은 안정도를 보여주었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권3호
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• pp.182-189
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• 2011

In this work, a tunneling field-effect transistor (TFET) based on heterojunctions of compound and Group IV semiconductors is introduced and simulated. TFETs based on either silicon or compound semiconductors have been intensively researched due to their merits of robustness against short channel effects (SCEs) and excellent subthreshold swing (SS) characteristics. However, silicon TFETs have the drawback of low on-current and compound ones are difficult to integrate with silicon CMOS circuits. In order to combine the high tunneling efficiency of narrow bandgap material TFETs and the high mobility of III-V TFETs, a Type-I heterojunction tunneling field-effect transistor (I-HTFET) adopting $Ge-Al_xGa_{1-x}As-Ge$ system has been optimized by simulation in terms of aluminum (Al) composition. To maximize device performance, we considered a nanowire structure, and it was shown that high performance (HP) logic technology can be achieved by the proposed device. The optimum Al composition turned out to be around 20% (x=0.2).

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.1-6
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• 2009

고전압 소자에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 ESD(ElecroStatic Discharge) 파워클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 스택 바이폴라 소자를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 유지 전압이 구동전압 보다 높으므로 래치업 문제가 발생하지 않으면서, 기존의 다이오드를 사용한 고전압 파워클램프에 비해 면적이 작으며, 내구성 측면에서 800% 성능향상이 있게 되었다. 제안된 구조는 $0.35{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작되었으며, TLP(Transmission Line Pulse) 장비로 웨이퍼-레벨 측정을 하였다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.63-70
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• 2008

본 논문에서는 MEMS 압력 센서의 스마트 센서 시스템을 구현하였다. 피에조 압력센서의 온도 드리프트 문제를 해결하기 위해 외부 환경에 맞춰 시스템이 스스로 발생 오차를 제거하는 보상 알고리즘과 이에 의해 제어되는 프로그래머블한 보정 회로를 제안하였다. 시스템은 신호처리부, 보정 회로, 온도 감지부, 그리고 마이크로프로세서 및 통신부가 SOC으로 구현되었으며, RS-232 인터페이스가 시스템의 모니터링 및 제어를 위해 사용되었다. 구현된 IC의 면적은 $4.38{\times}3.78\;mm^2$이며 $0.35{\mu}m$ CMOS 공정으로 제작되었다. $-40^{\circ}C{\sim}150^{\circ}C$ 온도 범위에서 50 KPa급 MEMS 압력센서의 온도 드리프트 보상 오차는 ${\pm}0.48%$로 측정되었다. 구현된 시스템의 전력소모는 30.5mW로 측정되었다.

• 전자공학회논문지SC
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• 제42권5호
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• pp.43-50
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• 2005

본 논문에서는 체성분 측정기용 저 전력 다중 대역을 가지는 Gm-C 대역통과 필터의 IC화 설계방법에 대해 기술하였다. 제안된 대역통과 필터는 제어 신호에 의해 3개의 중심 주파수(20 KHz, 50 KHz, 100 KHz)에서 동작한다. 칩 면적을 최소화하기 위해 간단한 주파수 튜닝회로가 사용되었으며 전력 소모를 줄이기 위해 OTA(operational transconductance amplifier)가 sub-threshold region에서 동작한다. 제안된 대역통과 필터는 0.35 um 2-poly 3-metal 표준 CMOS 공정을 이용하여 구현하였다. 칩 면적은 $626.42um\;{\times}\;475.8um$이며 전력 소모는 주파수가 100 KHz일 때 700 nW이다.

• 한국컴퓨터산업학회논문지
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• 제2권2호
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• pp.219-228
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• 2001

본 본문은 NOMS 와 CMOS 집적회로에서 발생 가능한 물리적 결점에 의한 결함에 대해서 Fail-safe 시스템에서 사용할 목적이며, 첫 번째 VLSI 회로 상에서 다양한 물리적 결점을 반영할 수 있는 PLA에 대한 결함 모델을 제시한다. PLA에 근거한 설계 이유는 VLSI칩에서의 물리적 결점을 세부적으로 분식하는 것이 너무 복잡하기 때문이다. 두 번째 본문에서는 2단 AND-OR 또는 NOR-NOR 회로로 구현한 설계가 최적의 크기를 갖는다는 것을 보여준다. 또한 NOR-NOR PLA로 구현한 비교기가 제시한 단일 결함 모델에 대해서 자체시험성을 갖는다는 것을 증명한다. 최종적으로 Fail-safe 가산기에 대해 빌딩블럭으로 자체시험 비교기의 적용을 논한다.